JPH0697832A - 符号変換回路およびそれを備えたａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はバイナリコードへの変換時間が短
く、かつ符号変化に伴うノイズの発生が小さい２進コー
ドをＡ／Ｄ変換器に用いることにより、高速で、かつ高
精度のＡ／Ｄ変換器を実現することを目的とする。 【構成】 ２進コード入力１９をバイナリコード１５に
変換して出力する符号変換回路において、最上位ビット
を除くバイナリコード１５のうち最下位ビットを含む少
なくとも２つ以上のビットについて２進コード１９の第
ｊビットとバイナリコード１５の第（ｊ＋１）ビットの
排他的論理和をグレイコード型排他的論理和回路１６ｂ
を用いて第ｊビットのバイナリコードとして出力し、残
りのビットは２進コード１９の第ｋビットと２進コード
１９の第（ｋ＋１）ビットの排他的論理和を擬似コード
グレイコード型排他的論理和回路１６ａを用いて第ｋビ
ットのバイナリコード１５として出力するように２進コ
ードを設定した符号変換回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡ／Ｄ変換器に関するも
のである。

【０００２】

【従来の技術】多くの産業分野において信号処理のデジ
タル化が進み、デジタル信号処理のキーデバイスとなる
アナログ値をデジタル値に変換する機能を有するＡ／Ｄ
変換器においても、高速化、高精度化が要求されてい
る。特にＶＴＲ等に搭載されるアナログ映像信号をデジ
タル値に変換する画像用Ａ／Ｄ変換器の基本的な構成法
として並列型Ａ／Ｄ変換器が挙げられる。そこで並列型
Ａ／Ｄ変換器の構成および動作を示す。

【０００３】図２は３ビットの並列型Ａ／Ｄ変換器の構
成である。基準電圧１と基準電圧２の間に基準抵抗列３
が接続されている。前記基準抵抗列３は基準抵抗４によ
って基準電圧１,２の電位差を等電位に分割しており、
該当電位点は電圧比較器列５に含まれている各々の電圧
比較器６の一方の入力端子に接続されている。すなわち
各電圧値ＶRi（ｉ＝１、２、３、・・・、７）はＶRi-1
−ＶRiが一定値となる。電圧比較器列５に含まれている
各々の電圧比較器６の他方の入力端子はアナログ入力信
号７に接続されている。電圧比較器列５の出力端子は符
号選択回路８の入力端子に接続されており、符号選択回
路８の出力端子は符号化回路９の入力端子に接続されて
いる。符号化回路９の出力回路は符号変換回路１０の入
力端子に接続されており、符号変換回路１０より３ビッ
トのＡ／Ｄ変換出力１１が出力される。

【０００４】以上が並列型Ａ／Ｄ変換器の構成である
が、次に図４（ａ）,（ｂ）を用いてＡ／Ｄ変換器がア
ナログ値をデジタル値に変換する動作について述べる。
図４（ａ）の横軸は時間を表し縦軸はアナログ信号の電
圧値を表す。Ａ／Ｄ変換器はサンプリング時刻ＴSi（ｉ
＝−１、０、１、・・・、７）におけるアナログ信号の
電圧値ＡNiをサンプリングする。サンプリング時刻ＴSi
はＴSi+1−ＴSiが一定であるという条件を満たす。すな
わちＡ／Ｄ変換器は時間の経過と共に電圧値が変化する
信号を等しい時間間隔でサンプリングすることになる。
サンプリングされたアナログ入力信号電圧ＡNiは各々の
電圧比較器６によって比較参照電圧ＶRiと比較される。
例えば図２においてＶR0＜ＶR8となるように基準電圧
１,２を選ぶと、ＶR4＜ＡNi＜ＶR5の条件を満たすアナ
ログ信号７が入力した場合は、ＶR1、ＶR2、ＶR3、ＶR4
に接続された電圧比較器は比較参照電圧値よりもアナロ
グ入力信号電圧値が大きいと判断して１レベル（論理振
幅レベルのハイレベル）を出力し、ＶR5、ＶR6、ＶR7に
接続された電圧比較器は比較参照電圧値よりも前記アナ
ログ入力信号電圧値が小さいと判断し０レベル（論理振
幅レベルのローレベル）を出力する。このように比較参
照電圧ＶR4とＶR5の間にアナログ入力信号電圧ＡNiがあ
る場合には、電圧比較器列５は、ＶR4とＶR5の間に接続
されている電圧比較器の出力が０レベルから１レベルに
変化する比較結果Ｃ7〜Ｃ1（０００１１１１）を出力す
る。符号選択回路８は、入力されたビット列Ｃ7〜Ｃ1の
０レベルと１レベルの境界を検出して、境界の位置に対
応したビットのみを１レベルとし、他のビット列を全て
０レベルとしたコード選択信号Ｐ7〜Ｐ1（０００１００
０）を出力する。符号化回路９は符号選択回路８より出
力されたコード選択信号Ｐ7〜Ｐ1の１レベルの位置に対
応して決まった３ビット２進コードを出力する。符号化
回路９より出力された３ビット２進コードは符号変換回
路１０により３ビットバイナリコード（１００）に変換
され、これがＡ／Ｄ変換出力１１となる。このようにＡ
／Ｄ変換器の出力値は基準電圧をしきい値として変化す
る。図４（ｂ）は基準電圧ＶRiとＡ／Ｄ変換器の出力値
の関係を示している。以上が並列型Ａ／Ｄ変換器の動作
である。

【０００５】ところで、高分解能のＡ／Ｄ変換器を実現
するためには２つの基準電圧１,２間を多くの基準抵抗
で分割する必要がある。すなわちＡ／Ｄ変換器の分解能
が上がるにしたがって隣合う比較参照電圧間の電位差も
小さくなるが、この時、特にＣＭＯＳトランジスタによ
って構成されるＡ／Ｄ変換器では、各々の回路を構成す
る構成要素のばらつき等が原因でＡ／Ｄ変換出力１１に
ミスコードが発生するという問題が生じる。この問題を
解決する手段として、図２における符号化回路９には
（表１）に示すグレイコード、あるいは（表２）に示す
疑似グレイコードを出力する構造が一般に用いられてお
り、Ａ／Ｄ変換器は電圧比較結果を一度グレイコードあ
るいは疑似グレイコードにした後、符号変換回路１０に
よりバイナリコードに変換してＡ／Ｄ変換結果を出力す
る（特開昭５８−７１７２６、特開昭６２−３２７２
４）。

【０００６】

【表１】

【０００７】

【表２】

【０００８】以下に（表１）に示すグレイコード、（表
２）に示す疑似グレイコードによりミスコードの発生を
防止する機構について説明する。例えば図２における前
記の条件で、ＶR4、ＶR5間の電位差が微小であるとする
と、ＶR4に接続された電圧比較器とＶR5に接続された電
圧比較器の構成要素のばらつき等により、ＶR5に接続さ
れた電圧比較器は比較参照電圧値よりもアナログ入力信
号電圧値が大きいと判断して１レベルを出力し、ＶR4に
接続された電圧比較器は比較参照電圧値よりもアナログ
入力信号電圧値が小さいと判断し０レベルを出力すると
いう現象が生じ、電圧比較器列５は誤った比較結果Ｃ7
〜Ｃ1（００１０１１１）を出力する。符号選択回路８
は、電圧比較器列５の誤った出力により、Ｐ5、Ｐ4、Ｐ
3の３つの出力を１レベルとする誤ったコード選択信号
Ｐ7〜Ｐ1（００１１１００）を出力する。符号化回路９
では符号選択回路８の誤った出力の１レベルに対応する
３つの２進コードの合成符号を出力することになる。こ
こで６ビットのＡ／Ｄ変換器の符号化回路９が（表３）
に示す６ビットのバイナリコードを出力する構造である
場合を考える。

【０００９】

【表３】

【００１０】いまコード選択信号が１０進数で１４、１
５、１６に対応する３つのバイナリコードを選択したと
すると、００１１１０、００１１１１、０１００００の
３つのコードが同時に選択される。符号化回路９は３つ
のコードの合成符号として、０レベル優先で出力（ＡＮ
Ｄ出力）する場合は１０進数で０（００００００）を出
力し、１レベル優先で出力（ＯＲ出力）する場合には１
０進数で３１（０１１１１１）を出力する。このように
符号化回路９にバイナリコードを出力する構造を用いる
と、電圧比較器列５の誤った比較結果に対してＡ／Ｄ変
換出力１１がミスコードとなる。

【００１１】これに対し、符号化回路９が（表１）に示
すような６ビットのグレイコードを出力する構造である
場合には、前記の条件で００１００１、００１０００、
０１１０００の３つのコードが同時に選択され、符号化
回路９はＡＮＤ出力の場合は１０進数で１５（００１０
００）、ＯＲ出力の場合は１０進数で１７（０１１００
１）を出力する。また符号化回路９が（表２）に示す６
ビットの疑似グレイコードを出力する構造である場合に
は、コード選択信号が１０進数で１４、１５、１６に対
応する３つの２進コードを選択したとすると、００１０
１１、００１０１０、０１１１１１の３つのコードが同
時に選択され、前記符号化回路９はＡＮＤ出力の場合は
１０進数で１５（００１０１０）、ＯＲ出力の場合は１
０進数で１６（０１１１１１）を出力する。このように
符号化回路９に（表１）に示すグレイコードまたは（表
２）に示す疑似グレイコードを出力する構造を用いる
と、電圧比較器列５の誤った比較結果に対してＡ／Ｄ変
換出力のミスコードの発生が防止できる。

【００１２】ところが図２における構造では、例えばＡ
Ni＝ＶR4の条件を満たすアナログ信号が入力された場合
を考えると、ＶR4に接続された電圧比較器の比較結果Ｃ
4は０レベルと１レベルの中間レベルになる。ここで符
号選択回路８において入力Ｃ4に対しＰ3、Ｐ4を出力す
る２つの排他的論理和回路の構成要素にばらつきがある
と、出力Ｐ3、Ｐ4がいずれも０レベルを出力する状態が
起こり得る。このような場合符号化回路９に入力するコ
ード選択信号が無選択状態（０００００００）になり、
符号変換化回路９の構造によってＡ／Ｄ変換出力１１が
最小値（０００）または最大値（１１１）のミスコード
を発生する。この現象を回避するために、図３では電圧
比較器列５の出力ＣK-1とＣK+1（Ｋ＝２、３、４、５、
６）の排他的論理和をコード選択信号ＰKとする構造に
している（特開昭６３−２６９８２９）。

【００１３】以下に図３に示すＡ／Ｄ変換器の動作につ
いて説明する。例えば図３においてＶR8＞ＶR0となるよ
うに基準電圧１,２を選ぶと、ＶR5＞ＡNi＞ＶR4の条件
を満たすアナログ信号が入力した場合には、電圧比較器
列５はＶR5とＶR4の間に接続されている電圧比較器の出
力が１レベルから０レベルに変化する比較結果Ｃ7〜Ｃ1
（０００１１１１）を出力する。符号選択回路１２は、
入力されたビット列の０レベルと１レベルの境界を検出
して、境界の位置に対応した２つのビットを１レベルと
し、他のビット列を全て０レベルとしたコード選択信号
Ｐ7〜Ｐ1（００１１０００）を出力する。符号化回路１
３はコード選択信号の２つの１レベルの位置にそれぞれ
対応する２つの３ビット２進コードの合成符号を例えば
０レベル優先で出力（ＡＮＤ出力）する構造になってい
る。前記符号化回路１３より出力された３ビット２進コ
ードは符号変換回路１０により３ビットバイナリコード
（１００）に変換され、これがＡ／Ｄ変換器の出力とな
る。この構造によれば、例えばＡNi＝ＶR4の条件を満た
すアナログ信号が入力された場合において、ＶR4に接続
された電圧比較器の比較結果Ｃ4が０レベルと１レベル
の中間レベルになっても符号選択回路１２における入力
Ｃ5（０レベル）、Ｃ3（１レベル）対する出力Ｐ4が１
レベルを出力し、符号選択回路１２の出力するコードは
少なくとも無選択状態になることは無く、従ってＡ／Ｄ
変換出力１１が最小値（０００）、または最大値（１１
１）に誤ることが無い。

【００１４】図３に示すような構造においてミスコード
の発生を防止するためには、（表１）に示すグレイコー
ドの他に（表４）に示す疑似グレイコードが有効である
（特開平１−２０２９２８）。

【００１５】

【表４】

【００１６】以下に図３における符号化回路１３に（表
４）に示す疑似グレイコードを出力する構造を用いた場
合にミスコードを防止する機構について説明する。例え
ば図３においてＶR0＜ＶR8となるように基準電圧１,２
を選び、ＶR4＜ＡNi＜ＶR5の条件を満たすアナログ信号
７が入力した場合にＶR4、ＶR5間の電位差が微小である
とすると、ＶR4に接続された電圧比較器とＶR5に接続さ
れた電圧比較器の構成要素のばらつき等により、電圧比
較器列５は誤った比較結果Ｃ7〜Ｃ1（００１０１１１）
を出力する。符号選択回路１２は、電圧比較器列５の誤
った出力により、Ｐ6、Ｐ3の２つの出力を１レベルとす
る誤ったコード選択信号Ｐ7〜Ｐ1（０１００１００）を
出力する。ここで６ビットのＡ／Ｄ変換器の符号化回路
１３が（表４）に示す６ビットの疑似グレイコードを出
力する構造である場合を考える。（表５）は符号化回路
１３が（表４）に示す６ビットの疑似グレイコードを出
力するための設定コードを示している。

【００１７】

【表５】

【００１８】いまコード選択信号が１０進数で１３、１
６に対応する２つの符号設定コードを選択したとする
と、（表４）より００１００１、００１１１１０の２つ
のコードが同時に選択される。符号化回路１３は選択さ
れた２つのコードのＡＮＤ出力（００１０００）を出力
する。（表４）より符号化回路より出力されたコード
（００１０００）は１０進数で１２に相当する数であ
り、Ａ／Ｄ変換出力１１の誤差が小さい。このように図
３における符号化回路１３に（表４）に示す疑似グレイ
コードを出力する構造を用いた場合にもＡ／Ｄ変換出力
１１のミスコードの発生を防止する働きがある。

【００１９】以上に述べたように、Ａ／Ｄ変換器におけ
る出力のミスコード発生を防止するためには、（表１）
に示すグレイコード、（表２）に示す疑似グレイコー
ド、（表４）に示す疑似グレイコードが有効であるが、
グレイコードはバイナリコードに変換する際に変換時間
が長く、Ａ／Ｄ変換器の高速化に対して不利である。図
５は６ビットのグレイコード入力１４を６ビットのバイ
ナリコード出力１５に変換するための符号変換回路であ
るが、６ビットのバイナリコードの最下位ビットＢ1を
出力するには５個の排他的論理和回路１６を通過する必
要がある。すなわちＮビットのバイナリコードの最下位
ビット出力はＮ−１個の排他的論理和回路を通過した後
に出力されるので、Ａ／Ｄ変換器の分解能が上がるに従
いバイナリコードへの変換時間が長くなる。

【００２０】これに対し、（表２）に示す疑似グレイコ
ード、（表４）に示す疑似グレイコードはバイナリコー
ドへの変換時間が短く、Ａ／Ｄ変換器の高速化に対して
有利である。図６は（表２）に示す６ビットの疑似グレ
イコード入力１７を６ビットのバイナリコード出力１５
に変換する符号変換回路であり、（表２）に示す疑似グ
レイコードは最上位ビットを除く全てのビットについて
１個の排他的論理和回路１６を経るだけでバイナリコー
ドへの符号変換が可能である。図７は（表４）に示す６
ビットの疑似グレイコード入力１８を６ビットのバイナ
リコード出力１５に変換する符号変換回路であり、（表
４）に示す疑似グレイコードは最上位ビットと最下位ビ
ットを除く他のビットについては１個の排他的論理和回
路１６を経るだけでバイナリコードが出力され、最下位
ビットＢ1についても２個の排他的論理和回路１６を経
るだけでバイナリコードが出力される。このように（表
２）に示す擬似グレイコード、（表４）に示す擬似グレ
イコードはＡ／Ｄ変換器の分解能に関わらずバイナリコ
ードへの変換が常に高速である。

【００２１】ところで、図２,３に示すＡ／Ｄ変換器に
おける符号化回路９、１３が出力する２進コードのビッ
トが０レベルから１レベル、または１レベルから０レベ
ルに符号反転する際にはノイズの発生を伴い、このノイ
ズが比較参照電圧値またはアナログ入力信号７の電圧値
を変動させ電圧比較器列５の電圧比較精度を悪化させる
原因となる。グレイコードは前記電圧比較器列５の比較
結果の０レベルと１レベルの境界が１つ増減する毎に、
符号反転が常に１つのビットのみであるので、符号変化
に伴うノイズの発生が常に最小であり、電圧比較器列５
の電圧比較精度に及ぼす影響が常に最小であるという利
点がある。ところが（表２）に示す疑似グレイコードに
ついては（表６）に示すように、（表４）に示す疑似グ
レイコードについては（表７）に示すように、ある特定
の値が増加または減少する際に複数のビットで同時に符
号反転が起こるので符号変化に伴うノイズの発生が大き
く、従って電圧比較器列５の比較精度に及ぼす影響が大
きいのでＡ／Ｄ変換器の精度が悪化するという欠点を持
つ。

【００２２】

【表６】

【００２３】

【表７】

【００２４】

【発明が解決しようとする課題】以上に示したように、
従来のＡ／Ｄ変換器における符号化回路の２進コード出
力には、ミスコードの発生を防止するためにグレイコー
ドまたは疑似グレイコードが用いられているが、グレイ
コードはバイナリコードに変換する際に変換時間が長く
Ａ／Ｄ変換器の高速化に対し不利である。一方、疑似グ
レイコードはある特定の値の増減の際に多くのビットが
同時に符号反転するので、符号変化に伴うノイズの発生
が大きく、Ａ／Ｄ変換器の精度を悪化させるという欠点
を持つ。

【００２５】本発明は、上述の問題に鑑み、バイナリコ
ードへの変換時間が短く、従ってＡ／Ｄ変換器の高速化
に有利であり、かつ値が増減する際に同時に符号反転す
るビットの数が少なく、従ってＡ／Ｄ変換器の高精度化
に有利な２進コードをＡ／Ｄ変換器の符号化回路に用い
ることにより、高速で、かつ高精度のＡ／Ｄ変換器を実
現することを目的とする。

【００２６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、バイナリコード出力の最下位ビット
を含む少なくとも２つ以上のビットについて２進コード
入力の第ｊビットと前記バイナリコード出力の第（ｊ＋
１）ビットの排他的論理和により第ｊビットのバイナリ
コードとして出力され、残りのビットは前記２進コード
の第ｋビットと前記２進コードの第（ｋ＋１）ビットの
排他的論理和により第ｋビットのバイナリコードとして
出力されるように２進コード入力が設定された符号変換
回路の構成とする。また、前記符号変換回路をＡ／Ｄ変
換器に用いる。

【００２７】

【作用】Ａ／Ｄ変換器に上記２進コードおよび符号変換
回路を用いることにより、バイナリコードへの変換時間
が短いため高速動作が可能で、電圧比較器列の比較結果
の増減に対して同時に符号変化するビットの数が少ない
ためノイズの発生が小さく高精度で、しかもミスコード
の発生を防止する効果のあるＡ／Ｄ変換器の実現が可能
である。

【００２８】

【実施例】（実施例１）本発明の請求項１に係る一実施
例として、２進コードをバイナリコードに変換するため
の符号変換回路において、例えばバイナリコードの第
（３ｊ＋１）ビット（ｊ＝０、１、２、・・・）の出力
が２進コードの第（３ｊ＋１）ビットとバイナリコード
の第（３ｊ＋２）ビットの排他的論理和により出力さ
れ、残りのビットは本発明の２進コードの第ｋビットと
２進コードの第（ｋ＋１）ビットの排他的論理和により
第ｋビットのバイナリコードとして出力されるように２
進コードを設定した符号変換回路の構造にする。すなわ
ち本実施例における２進コードは、第（３ｊ＋１）ビッ
トが従来のグレイコードの第（３ｊ＋１）ビットと同様
に設定されており、残りの第ｋビットが従来の擬似グレ
イコードの第ｋビットと同様の手法で設定されている。

【００２９】図１は本実施例による６ビットのバイナリ
コードを出力する符号変換回路である。バイナリコード
出力１５における第５ビットの出力Ｂ5と第４ビットの
２進コード入力１９の排他的論理和を、グレイコード型
排他的論理和１６ｂを用いて行い第４ビットのバイナリ
コードＢ4を出力する。同様に第２ビットの出力Ｂ2と最
下位ビットの前記２進コード入力１９の排他的論理和
を、グレイコード型排他的論理和１６ｂを用いて行い最
下位ビットのバイナリコードＢ1を出力する。残りのバ
イナリコード出力Ｂ2、Ｂ3、Ｂ5については前記２進コ
ードの第ｋビット（ｋ＝２、３、５）と前記２進コード
の第（ｋ＋１）ビットの排他的論理和を、擬似グレイコ
ード型排他的論理和１６ａを用いて行い第ｋビットの前
記バイナリコードＢkを出力する。この構造によれば、
前記２進コードから前記バイナリコード出力１５への変
換速度は図７および（表４）に示す従来の疑似グレイコ
ードを用いた場合と同等で、多くとも２個の排他的論理
和回路を通過した後に前記バイナリコード出力１５が得
られる。

【００３０】（表８）は図１に示す符号変換回路を用い
て６ビットバイナリコードの出力が可能な本実施例によ
る６ビット２進コードであり、最下位ビットおよび第４
ビットが（表１）に示す従来のグレイコードの最下位ビ
ットおよび第４ビットとそれぞれ同様に設定されてお
り、残りの第２、３、５ビットは（表２）に示す従来の
擬似グレイコードと同様の手法で設定されている。

【００３１】

【表８】

【００３２】

【表９】

【００３３】また、（表９）に示すように、本発明の符
号変換回路に用いる２進コードは先に述べた（表６）、
（表４）に示す従来の疑似グレイコードの場合に比べて
同時に符号反転するビットの数が少なくなり、そのため
符号変化に伴うノイズの発生が小さくなる。（表８）に
示す本発明の前記２進コードを図２に示すＡ／Ｄ変換器
における符号化回路９の設定コードとし、符号変換回路
１０に図１に示す本発明の符号変換回路を用いると、電
圧比較器列５の電圧比較精度に影響を及ぼすノイズの発
生が小さく、高精度のＡ／Ｄ変換器を実現することが可
能である。さらにこの効果は２進コードのビット数が多
くなるほどより顕著であり、従って高分解能のＡ／Ｄ変
換器を実現するのに有利である。また高速、高精度のＡ
／Ｄ変換器を得ることができ、従来のグレイコード、疑
似グレイコードと同様にミスコード発生の防止にも有効
である。

【００３４】以下に図２に示すＡ／Ｄ変換器に本発明の
前記２進コードを用いた場合にミスコード発生を防止す
る動作について説明する。例えば図２においてＶR0＜Ｖ
R8となるように基準電圧１,２を選び、ＶR4＜ＡNi＜ＶR
5の条件を満たすアナログ信号７が入力した場合にＶR
4、ＶR5間の電位差が微小であるとすると、ＶR4に接続
された電圧比較器とＶR5に接続された電圧比較器の構成
要素のばらつき等により、ＶR5に接続された電圧比較器
は比較参照電圧値よりもアナログ入力信号電圧値が大き
いと判断して１レベルを出力し、ＶR4に接続された電圧
比較器は比較参照電圧値よりも前記アナログ入力信号電
圧値が小さいと判断し０レベルを出力するという現象が
生じ、電圧比較器列５は誤った比較結果Ｃ7〜Ｃ1（００
１０１１１）を出力する。符号選択回路８は、電圧比較
器列５の誤った出力により、Ｐ5、Ｐ4、Ｐ3の３つの出
力を１レベルとする誤ったコード選択信号Ｐ7〜Ｐ1（０
０１１１００）を出力する。符号化回路９では符号選択
回路８の誤った出力の１レベルに対応する３つの２進コ
ードの合成符号を出力することになる。ここで６ビット
のＡ／Ｄ変換器の符号化回路９が（表８）に示す６ビッ
トの本発明の２進コードを出力する構造である場合を考
える。いまコード選択信号が１０進数で１４、１５、１
６に対応する３つのコードを選択したとすると、００１
０１１、００１０１０、０１１１１０の３つのコードが
同時に選択される。前記符号化回路９は３つのコードの
合成符号として、０レベル優先で出力（ＡＮＤ出力）す
る場合は１０進数で１５（００１０１０）を出力し、１
レベル優先で出力（ＯＲ出力）する場合には１０進数で
１７（０１１１１１）を出力する。このように図２に示
すＡ／Ｄ変換器に本発明の２進コードを用いた場合にお
いても電圧比較器列５の誤った比較結果に対してＡ／Ｄ
変換出力のミスコードの発生が防止できる。

【００３５】なお、本実施例ではバイナリコード出力１
５における第１,第４ビットの出力Ｂ1,Ｂ4はグレイコー
ド型排他的論理和１６ｂを用いて出力し、残りのバイナ
リコード出力Ｂ2、Ｂ3、Ｂ5については擬似グレイコー
ド型排他的論理和１６aを用いて出力したが、グレイコ
ード型排他的論理和１６ｂを用いて出力するバイナリコ
ード出力１５におけるビット位置は何れでもよく、この
場合、そのビット位置に対応する符号化回路９のビット
位置をグレイコードに設定し、残りのビット位置に対応
する符号化回路９のビット位置を擬似グレイコードに設
定すれば良い。

【００３６】更にバイナリコード出力１５における第
１,第４ビットの出力Ｂ1,Ｂ4の二箇所において、グレイ
コード型排他的論理和１６ｂを用いて出力したが、（バ
イナリコード出力１５のビット数−２）までグレイコー
ド型排他的論理和１６ｂを用いて出力してもよい。つま
り、少なくとも１箇所、擬似グレイコード型排他的論理
和１６aを用いて出力すれば、上記実施例と同様に高
速、高精度のＡ／Ｄ変換器を得ることができる。

【００３７】（実施例２）以上の説明は、本発明の２進
コードを図２に示すＡ／Ｄ変換器に用いた場合の動作に
ついて述べたものであるが、本発明の前記２進コードを
図３に示すＡ／Ｄ変換器に用いた場合にも同様に高速、
高精度のＡ／Ｄ変換器を得ることができる。この場合、
（表８）に示す本発明の２進コードを出力するために、
図３における符号化回路１３には（表１０）に示す符号
化回路設定コードが用いられる。

【００３８】

【表１０】

【００３９】符号選択回路１２より出力される隣合う２
つの１レベルに対応して、（表１０）において１０進数
でｋ、（ｋ＋１）の２つの２進コードが選択されたとす
ると、前記符号化回路１３は２つの前記コードのＡＮＤ
出力として、（表１０）において１０進数でｋに対応す
る２進コードを出力する。図３における符号変換回路１
０に図１に示す本発明の符号変換回路を用いることによ
り、前記符号化回路１３より出力された前記２進コード
はバイナリコードに変換され、これがＡ／Ｄ変換出力１
１となる。また、この場合においてもミスコードの発生
防止に有効である。

【００４０】以下に図３に示すＡ／Ｄ変換器に本発明の
２進コードを用いた場合にミスコードを防止する動作に
ついて説明する。例えば図３における前記の条件で、電
圧比較器列５が誤った比較結果Ｃ7〜Ｃ1（００１０１１
１）を出力した場合、符号選択回路１２は、前記電圧比
較器列５の誤った出力により、Ｐ6、Ｐ3の２つの出力を
１レベルとする誤ったコード選択信号Ｐ7〜Ｐ1（０１０
０１００）を出力する。

【００４１】ここで６ビットのＡ／Ｄ変換器の前記符号
化回路１３が（表８）に示す本発明の６ビットの２進コ
ードを出力する構造である場合を考える。いまコード選
択信号が１０進数で１３、１６に対応するコードを選択
したとすると、（表１０）に示す符号化回路設定コード
における００１００１、００１１１１０の２つのコード
が同時に選択され、前記符号化回路１３は選択された２
つのコードのＡＮＤ出力（００１０００）を本発明の前
記２進コードとして出力する。（表８）より前記符号化
回路１３より出力された前記２進コード（００１００
０）は１０進数で１２に相当する数であり、Ａ／Ｄ変換
出力１１の誤差が小さい。このように図３に示すＡ／Ｄ
変換器に本発明の２進コードを用いた場合にも同様に前
記Ａ／Ｄ変換出力１１のミスコードの発生を防止する働
きがある。

【００４２】なお、本実施例ではバイナリコード出力１
５における第１,第４ビットの出力Ｂ1,Ｂ4はグレイコー
ド型排他的論理和１６ｂを用いて出力し、残りのバイナ
リコード出力Ｂ2、Ｂ3、Ｂ5については擬似グレイコー
ド型排他的論理和１６aを用いて出力したが、グレイコ
ード型排他的論理和１６ｂを用いて出力するバイナリコ
ード出力１５におけるビット位置は何れでもよく、この
場合、そのビット位置に対応する符号化回路９のビット
位置をグレイコードが出力されるように設定し、残りの
ビット位置に対応する符号化回路９のビット位置を擬似
グレイコードが出力されるように設定すれば良い。

【００４３】更にバイナリコード出力１５における第
１,第４ビットの出力Ｂ1,Ｂ4の二箇所において、グレイ
コード型排他的論理和１６ｂを用いて出力したが、（バ
イナリコード出力１５のビット数−２）までグレイコー
ド型排他的論理和１６ｂを用いて出力してもよい。つま
り、少なくとも１箇所、擬似グレイコード型排他的論理
和１６aを用いて出力すれば、上記実施例と同様に高
速、高精度のＡ／Ｄ変換器を得ることができる。

【００４４】

【発明の効果】本発明の２進コードおよび符号変換回路
をＡ／Ｄ変換器に用いることにより、バイナリコードへ
の変換時間が短いため高速動作が可能で、電圧比較器列
の比較結果の増減に対して同時に符号反転するビットの
数が少ないためノイズの発生が小さく高精度で、しかも
ミスコードの発生を防止する効果のあるＡ／Ｄ変換器の
実現が可能である。

【図面の簡単な説明】

【図１】本発明の２進コードをバイナリコードに変換す
るための符号変換回路の構成図

【図２】従来の並列型Ａ／Ｄ変換器の構成図

【図３】従来の並列型Ａ／Ｄ変換器の構成図

【図４】（ａ）はＡ／Ｄ変換器がアナログ信号をサンプ
リングした時刻に対するアナログ信号の電圧値を示すＡ
／Ｄ変換器の動作説明図 （ｂ）はアナログ入力電圧値に対するＡ／Ｄ変換器の出
力値を示すＡ／Ｄ変換器の動作説明図

【図５】従来のグレイコードをバイナリコードに変換す
るための符号変換回路の構成図

【図６】従来の疑似グレイコードをバイナリコードに変
換するための符号変換回路の構成図

【図７】従来の疑似グレイコードをバイナリコードに変
換するための符号変換回路の構成図

【符号の説明】

１,２ 基準電圧 ３ 基準抵抗列 ４ 基準抵抗 ５ 電圧比較器列 ６ 電圧比較器 ７ アナログ入力信号 ８,１２ 符号選択回路 ９,１３ 符号化回路 １０ 符号変換回路 １１ Ａ／Ｄ変換出力 １５ バイナリコード出力 １６ａ 擬似コードグレイコード型排他的論理和回路 １６ｂ グレイコード型排他的論理和回路 １９ ２進コード入力

Claims (3)

【特許請求の範囲】
1. 【請求項１】２進コードの入力をバイナリコードに変換
   して出力する符号変換回路において、最上位ビットを除
   く前記バイナリコードのうち最下位ビットを含む少なく
   とも２つ以上のビットについて前記２進コードの第ｊビ
   ットと前記バイナリコードの第（ｊ＋１）ビットの排他
   的論理和により第ｊビットの前記バイナリコードとして
   出力され、残りのビットは前記２進コードの第ｋビット
   と前記２進コードの第（ｋ＋１）ビットの排他的論理和
   により第ｋビットの前記バイナリコードとして出力され
   るように２進コードが設定された符号変換回路。
2. 【請求項２】時間の経過とともに任意に変動するアナロ
   グ電圧値をサンプリングしてデジタル値に変換するため
   に、増加もしくは減少する複数の比較参照電圧を発生す
   る手段と、 前記アナログ電圧値と前記比較参照電圧値を比較し比較
   結果を出力する電圧比較器列と、 前記比較参照電圧が増加もしくは減少する順序に前記電
   圧比較器列における電圧比較器の順序をｉとしたときに
   ｉ番目の前記電圧比較器の前記比較結果と（ｉ＋１）番
   目の前記電圧比較器の前記比較結果を入力としてｉ番目
   のコード選択信号を出力する符号選択回路と、 前記符号選択回路のｉ番目の前記コード選択信号により
   選択された２進コードを出力する符号化回路と、 前記２進コードをバイナリコードに変換し前記デジタル
   値として出力する符号変換回路とを備え、 前記符号化回路が請求項１記載の２進コードを出力し、
   前記符号変換回路が請求項１記載の符号変換回路で構成
   されていることを特徴とするＡ／Ｄ変換器。
3. 【請求項３】時間の経過とともに任意に変動するアナロ
   グ電圧値をサンプリングしてデジタル値に変換するため
   に、増加もしくは減少する複数の比較参照電圧を発生す
   る手段と、 前記アナログ電圧値と前記比較参照電圧値を比較し比較
   結果を出力する電圧比較器列と、 前記比較参照電圧が増加もしくは減少する順序に前記電
   圧比較器列における電圧比較器の順序をｉとしたときに
   ｉ番目の前記電圧比較器の比較結果と（ｉ＋２）番目の
   前記電圧比較器の前記比較結果を入力としてｉ番目のコ
   ード選択信号を出力する符号選択回路と、 前記符号選択回路のｉ番目の前記コード選択信号により
   選択された２進コードと（ｉ＋１）番目の前記コード選
   択信号により選択された２進コードの合成符号を出力す
   る符号化回路と、 前記２進コードをバイナリコードに変換し前記デジタル
   値として出力する符号変換回路とを備え、 前記符号化回路が請求項１記載の２進コードを出力し、
   前記符号変換回路が請求項１記載の符号変換回路で構成
   されていることを特徴とするＡ／Ｄ変換器。