JPH07101341B2 - リフレツシユメモリのアクセス方法、デイスプレイコントローラ、及び図形処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイスプレイ装置に表示するための表示情報
を記憶するリフレツシユメモリのアクセス方法、及びそ
のアクセス方法を使用するデイスプレイコントローラ並
びにこのデイスプレイコントローラを用いる図形処理装
置に関する。

〔従来の技術〕

陰極線管（以下CRTと呼ぶ）を用いて文字や図形の表示
制御を行うものとして、ラスタ走査型デイスプレイ装置
の表示制御機能を大規模集積回路（以下LSIと呼ぶ）で
実現したCRTコントローラが従来より広く用いられてい
る。このCRTコントローラは、ラスタ走査に合せてあら
かじめ設定された表示開始アドレスから順にメモリアド
レスを出力する機能をもつ。また、デイスプレイ装置を
駆動する同期信号を出力する機能を有する。この従来型
CRTコントローラを用いて、独立した複数枚の画面情報
を重ね合せ表示する方法として、第１図及び第２図に示
す方法がある。

第１図は、１個のCRTコントローラ13によつて複数のバ
ンクに分割されたリフレツシユメモリ161,162を制御す
るものである。CRTコントローラ13はアドレスバス11及
びデータバス12によつて中央処理装置（CPU）に接続さ
れ、表示のためのリフレツシユメモリアドレス及びCRT
の同期信号を発生する。クロツク発生回路14はCRTコン
トローラ13は並列直列変換器171,172に対し、動作クロ
ツクを供給する。アドレス選択回路15は、表示期間中は
CRTコントローラ13から供給される表示メモリアドレス
を、非表示期間中はCPUのアドレスバス11を選択し、２
つのリフレツシユメモリバンク161,162がアクセスされ
る。メモリから読出されたデータはそれぞれ独立に並列
直列変換器171,172にて直列信号に変換され、合成回路1
8にて重ね合せられる。

このような構成の従来方法で、２つのメモリバンクには
同一の表示アドレスが供給されるため、重ね合せを行な
う２枚の画面は同一の画面構成としなければならない。
このため、表示画面の一部にのみ重ね合せを行なう場合
にも、表示画面２枚分のメモリ容量が必要となりメモリ
の利用効率が悪くなるという問題がある。また、表示開
始アドレスを書き替えて画面移動を行なう場合、２枚の
画面を独立に移動することができない。更に表示期間中
はリフレツシユメモリ内容を書替えることができないた
め描画速度が遅くなるという欠点がある。

第２図は、第１図に示す如きCRTコントローラを複数個
用いて複数のメモリバンクを個別制御するものである。
２台のCRTコントローラ131,132はクロツク発生回路14か
ら同一のクロツクを受けて同期動作を行なつており、そ
れぞれ個別に表示メモリアドレスを発生しリフレツシユ
メモリ161,162をアクセスする。読出されたデータは並
列直列変換器171,172で直列信号に変換され、合成回路1
8にて重ね合せ画像信号が得られる。

この方式では２枚の表示画面のアドレスを独立に制御す
るため、独立に画面移動を行うことができるが、部品点
数や配線量が多く装置が大規模になるという欠点があ
る。また、表示画面の一部にのみ重ね合せを行なう場合
はリフレツシユメモリの容量を小さくできるが、それぞ
れの画面に対するメモリが物理的に分離された構成とな
つているため、重ね合せ画面の最大の大きさに合せて設
計する必要がある。更に、この場合にも第１図と同様
に、表示期間中はリフレツシユメモリ内容を書替えるこ
とができないため描画速度が遅い。第２図の方式に類す
る従来方式としては、特開昭52−95926号公報などが公
知である。

以上の公知技術においては、いずれも、デイスプレイ装
置の表示期間中は、前記のCRTコントローラがリフレツ
シユメモリから表示情報を読み出す表示アクセスだけを
行つており、表示期間以外の期間には中央処理装置（CP
U）がメモリの書き換えのための描画アクセスを行なつ
ていた（以下、CPUとメモリ間の書き換えなどを“描
画”と称する）。すなわち、描画アクセスの時間が限定
されることにより、十分な描画速度を発揮できないとい
う問題があつた。

この問題を解決するものとして、特開昭52−82134号公
報に開示されている手法が知られている。これは、キヤ
ラクタコード方式において、１文字表示タイミングを２
分割して表示アクセスと描画アクセスを行なわしめるも
のである。すなわちこの手法によれば、１フレーム周期
の半分の時間をCPUからの描画アクセスに割り当てるこ
とができ、描画速度が改善されるものとなつていた。

〔発明が解決しようとする課題〕

上記の従来例に示されるようなキヤラクターコード方式
においては、描画アクセスのための時間を、前記従来型
時分割方式による描画アクセス時間に限つてもさほど支
障は無い。しかし、グラフイツク表示方式では扱うデー
タ量が格段に増えるため、十分な描画アクセスのための
時間の確保は依然として問題となる。すなわち、描画ア
クセスのための時間を少しでも多く確保することは、直
接グラフイツク処理の性能に影響を与えるものであり、
更なる改善が強く求められている。

本発明は、表示情報を記憶するリフレツシユメモリの内
容を書き替える描画アクセスを行なうための描画用サイ
クルを十分に確保し、描画速度が速く、デイスプレイ装
置に安定した画像を供給できるリフレツシユメモリのア
クセス方法を提供することを目的とする。

本発明の他の目的は該アクセス方法によつてリフレツシ
ユメモリをアクセスするデイスプレイコントローラ及び
図形処理装置を提供することである。

〔課題を解決するための手段〕

上記目的を達成するために、デイスプレイ装置に表示す
るための表示情報を記憶するリフレツシユメモリのアク
セス方法において、前記リフレツシユメモリの表示情報
の書き替えを行なう描画アクセスを、前記デイスプレイ
装置の表示期間と表示期間以外の期間の双方において行
ない、前記表示期間中における描画アクセスを実行する
為の時間の割合よりも、前記表示期間以外の期間中にお
ける描画アクセスを実行するための時間の割合を高くす
るものである。

また上記他の目的を達成するために、表示情報を記憶す
るリフレツシユメモリを用いて走査型のデイスプレイ装
置の表示制御を行なうデイスプレイコントローラにおい
て、前記デイスプレイ装置の表示期間を示すタイミング
信号を発生する第１の手段であるタイミングプロセツサ
と、前記リフレツシユメモリから表示情報を読み出す表
示アクセスを行なう第２の手段である表示プロセツサ
と、前記リフレツシユメモリの表示情報の書き替え処理
を行なう描画アクセスを実行する第３の手段である描画
プロセツサとを備えた構成とする。

更に、かかるデイスプレイコントローラを備えた図形処
理装置も特徴とするものである。

〔作用〕

表示期間中における描画アクセスを実行するための時間
の割合よりも、表示期間以外の期間中における描画アク
セスを実行するための時間の割合を高くすることによ
り、リフレツシユメモリの描画アクセス時間を十分に確
保でき、描画の高速化がなし得る。具体的には、前記の
タイミングプロセツサからの信号を受けて、デイスプレ
イ装置の表示時間中には、表示プロセツサによるｍ（ｍ
は１以上の整数）回の表示アクセスと描画プロセツサに
よるｎ（ｎは１以上の整流）回の描画アクセスとを繰り
返し、デイスプレイ装置の表示期間以外の期間では、描
画プロセツサによつて（ｎ＋１）回以上連続して描画ア
クセスを行なう。それによつてデイスプレイコントロー
ラは、リフレツシユメモリを描画アクセスする時間を十
分に確保できる。

〔実施例〕

以下、図面に基づいて本発明の好適な実施例を詳細に説
明する。

第３図は、本発明に係るデイスプレイコントローラを用
い表示システムを構成した例を示す。この例では、デイ
スプレイコントローラ31,クロツク発生回路32,リフレツ
シユメモリ33,ラツチ34,並列直列変換回路171,172、合
成回路18から構成される。デイスプレイコントローラ31
はCPUのアドレスバス11,データバス12に接続され種々制
御情報が転送される。リフレツシユメモリバス3cとCPU
バス11,12とは切離され、CPU側からのアクセスはすべて
デイスプレイコントローラ31を介して行なわれる。リフ
レツシユメモリバス3cはアドレス、データのマルチプレ
クスバスとなつている。クロツク発生回路32は、ドツト
クロツク3a,デイスプレイコントローラ31の駆動クロツ
ク3b,第１位相のデータロードタイミング3d,第２位相の
データロードタイミング3e等のシステムで用いる各種ク
ロツク信号を発生する。２枚（ｎ＝２）の画面の重ね合
せを行なうモードでは、１表示期間中に２回（ｎ回）の
メモリアクセスが行なわれ、独立した２枚の画像情報が
時分割に読出される。３枚の画面の場合には、１表示期
間中に３回のメモリアクセスが行なわれる。４枚以上の
場合も同様である。

第４図は重ね合せ表示のタイムチヤートを示す。16ドツ
トサイクルが１表示サイクルとなり、１表示サイクル中
には２回のメモリアクセスが行なわれる。第１位相での
読出しデータは第１位相ロードタイミング3dによつてラ
ツチ34に一時記憶される。第２位相での読出しデータは
第２位相ロードタイミングで並列直列変換器172にロー
ドされ、この時同期にラツチ34の内容が並列直列変換器
171にロードされる。２つの並列直列変換器171,172の内
容は同時に直列データに変換され、合成回路18にて重ね
合せられ合成ビデオ信号3fが出力される。

第５図はデイスプレイコントローラ31の内部構成を示
し、描画プロセツサ51,表示プロセツサ52,タイミングプ
ロセツサ53,CPUインタフエース54,デイスプレインイタ
フエース55の各ブロツクから成る。描画プロセツサ51
は、線や面等の図形発生やCPUとリフレツシユメモリ間
のデータ転送等を制御するもので、描画アドレスを出力
しリフレツシユメモリの読み書きを行なう。表示プロセ
ツサ52はラスタ走査に従つて順次表示されるリフレツシ
ユメモリの表示アドレスを出力する。タイミングプロセ
ツサ53は、CRTの同期信号や表示タイミングや表示と描
画の切り替え信号等の各種タイミング信号を発生する。
CPUインタフエース54は、CPUデータバスとCRTコントロ
ーラ間の同期化等CPUとのインタフエースを司る。デイ
スプレイインタフエース55は、表示と描画のアドレス切
り替え制御等リフレツシユメモリ及びデイスプレイ装置
とのインタフエースを司る。描画，表示，タイミングの
３プロセツサが機能分散し並列動作することにより、処
理効率を向上している。

さて、第５図において、タイミングプロセツサ53は、デ
イスプレイインタフエース55を介してクロツクを入力
し、ここで表示に必要な各種のタイミング信号を出力す
る。このタイミングプロセツサ53の内部構成の詳細は第
６図に示されており、その説明は後述する。タイミング
プロセツサ53では、水平および垂直の同期信号、１文字
表示期間を示す文字同期信号などの表示に必要な同期信
号が発生されると共に、１文字表示期間をｎ分割したタ
イミングで表示アドレス発生のタイミング信号が発生さ
れる。このタイミング信号の発生されている期間を１メ
モリサイクルと呼ぶ。なお、１メモリサイクルをどの程
度にするか、言いかえればｎをいくらにするかは、重ね
合せを行なう画面の枚数や表示と描画のバランスによつ
て決まる。タイミングプロセツサ53は、CPU（図示せ
ず）からCPUインタフエース54を介して送られてくるデ
ータｎを内部のメモリ（レジスタ）に記憶しておき、こ
のｎに基づいてそれに見合うタイミング信号を発生す
る。もちろん、タイミングプロセツサ53は、この他の同
期信号発生のためのデータ等も同様に内部の夫々のレジ
スタに配置している。表示プロセツサ52は、タイミング
プロセツサ53の発する表示アドレス発生タイミングに同
期して表示アドレスを発生し、これをデイスプレイイン
タフエース55を介してリフレツシユメモリ33（第３図参
照）に供給する。

この表示プロセツサ52の内部構成の詳細は第15図に示さ
れており、その詳細な説明は後述する。表示プロセツサ
52では、ｎ組の表示アドレスを１文字表示期間内で時分
割で発生させるため、ｎ組の表示開始アドレスを記憶し
ておき、夫々の表示アドレスの発生タイミング信号がタ
イミングプロセツサ53で発生される毎に、ｎ組の夫々の
表示アドレスの増分を演算し、この増分と記憶されてい
る表示開始アドレスとの和として夫々の表示アドレスを
発生させる。発生された夫々の表示アドレスは、デイス
プレイインタフエース55を介してリフレツシユメモリに
出力される。なお、表示プロセツサ52における演算に必
要なデータは、CPUインタフエース54を介して内部のメ
モリまたレジスタに記憶しておく。描画プロセツサ51
は、リフレツシユメモリに表示すべき情報を記憶させ
て、いわゆる表示（描画）する際に使用されるが、ここ
ではその詳細な説明は省略する。

第６図は、上述のタイミングプロセツサ53の詳細な構成
を示す。制御部61,マイクロ命令デコーダ62,演算部63か
ら成る。更に、制御部61は、水平エントリアドレスポイ
ンタ6101,マイクロプログラムアドレスレジスタ6102,マ
イクロプログラムメモリ（ROMで構成）6103,マイクロ命
令レジスタ6104,レジスタ6105,6106,6107,垂直エントリ
アドレスポインタ6108,レジスタ6109,6110,6111,6112か
ら成る。また、演算部63は、CPUから転送される制御デ
ータを記憶するデータRAM6301,ワークレジスタ6302,演
算器（AU）6303,水平系のタイミングをカウントし水平
同期信号を生成する水平カウンタ6304,垂直系のラスタ
タイミングをカウントし垂直同期信号を生成する垂直カ
ウンタ6305,バス6306,6307から成る。マイクロ命令デコ
ーダ62自体の詳細は後述する。

第７図は、第６図に対するタイムチヤートを示す。垂直
同期信号の開始点では、レジスタ6109は垂直エントリア
ドレスポインタによつて、第１位相では初期値Ａ（V
B₁）、第２位相ではＡ（VW₁）に初期化される。この第
１位相，第２位相の垂直アドレスは、レジスタ6109,611
0,6111,6112の閉ループによつて記憶される。また、水
平同期の開始点では、水平エントリアドレスポインタ61
01によつて、マイクロプログラムアドレスレジスタ6102
は第１位相ではＡ（HB₁），第２位相ではＡ（HW₁）に初
期化される。その後水平同期信号（HSYNC）の立下りに
同期してマイクロプログラム動作が開始され、マイクロ
プログラムアドレスレジスタ6102の指定に従つて、マイ
クロプログラムメモリ6103から対応するマイクロ命令が
読出されマイクロ命令レジスタ6104に格納される。読出
されたマイクロ命令はマイクロ命令デコーダ62にてデコ
ードされ、演算部63に対し各種制御信号を供給する。一
方、マイクロ命令の一部は次のアドレスとして一時記憶
レジスタ6106に記憶される。マイクロプログラムアドレ
スの１ビツトは、水平サイクルのマイクロプログラムア
ドレスであるか垂直サイクルのマイクロプログラムアド
レスであるかを示すビツトであり、このビツトはレジス
タ6105を介してレジスタ6106の１ビツトに戻される。一
方、第１位相の次アドレスがレジスタ6106に取り込まれ
るφ１のサイクルでは、第２位相のマイクロプログラム
アドレスがマイクロプログラムアドレスレジスタ6102に
転送され、対応するマイクロ命令が読出され実行され
る。レジスタ6106に記憶された次アドレスは、レジスタ
6107を介してマイクロプログラムアドレスレジスタ6102
に送られる。このようにして、第１位相のマイクロプロ
グラムと第２位相のマイクロプログラムが順次交互に実
行される。また、垂直サイクルのマイクロプログラムを
実行する場合には、マイクロ命令からの指定によりマイ
クロプログラムアドレスレジスタ6102とレジスタ6109の
入力が切替えられる。すなわち、レジスタ6109〜6112に
記憶された垂直マイクロプログラムのアドレスＡ（V
B_n）,A（VW_n）が、第１位相，第２位相の１サイクル間
で順次マイクロプログラムアドレスレジスタ6102に送ら
れ、同時に水平マイクロプログラムの次アドレスＡ（HB
_m+1）,A（HW_m+1）は順次レジスタ6109に送られ、レジス
タ6109〜6112のループに記憶される。この結果、水平の
第1,第２位相、及び垂直の第1,第２位相の計４相の独立
なマイクロプログラムを時分割に実行することができ
る。

第８図は、マイクロ命令の形式を示したものである。語
長は21ビツトでビツト19で選択される２つの形式＃0,＃
１がある。ビツト20（HV）は水平マイクロプログラムア
ドレスと垂直マイクロプログラムアドレスの切替えを制
御するビツトである。ビツト18〜10は２つのマイクロ命
令で機能が異なる。＃０のマイクロ命令はワークレジス
タ6302に対する演算を制御する。すなわち、Ｓ−REGで
指定されるレジスタからデータを読出し、AUFで指定さ
れる演算を行ない、Ｄ−REGで指定されるレジスタに結
果を書込む。＃１のマイクロ命令はデータRAM6301とワ
ークレジスタ6302及び水平，垂直カウンタ6304,6305の
間のデータ転送を制御する。ビツト９〜５のFLAGはAUや
カウンタ類から出力されるフラグ情報の制御と条件分岐
の制御を指定する。ビツト４〜０のADFはマイクロプロ
グラムの次アドレスを制御するフイールドである。

第９図は、マイクロ命令デコーダ62の詳細を示す。マイ
クロ命令レジスタ6104に一時記憶されたマイクロ命令は
制御レジスタ6201を介して各フイールドのデコーダ6202
〜6207に送られる。RAMアドレスデコーダ6202は＃１マ
イクロ命令のRAMフイールドをデコードしRAMのワード選
択信号を生成する。読出しレジスタデコーダ6203は＃０
マイクロ命令のＳ−REGフイールドをデコードし、バス6
307への読出しレジスタを選択する信号を出力する。書
込みレジスタデコーダ6204は＃０マイクロ命令のＤ−RE
Gフイールド及び＃１マイクロ命令のREGフイールドをデ
コードしバス6306からの書込みレジスタ選択信号を出力
する。水平，垂直カウンタからデータRAM6301への転送
時にもREGフイールドによつてバス6306への読出しが制
御される。フアンクシヨンデコーダ6205は＃０マイクロ
命令のAUFフイールドをデコードし、演算器（AU）6303
の演算モードを制御する。条件分岐デコーダ6206はマイ
クロ命令のFLAGフイールドの指定に応じてフラグレジス
タの状態を判定し、レジスタ6106からレジスタ6107に転
送されるアドレスの最下位ビツトを制御し条件分岐を可
能にする。フラグレジスタ6207は加算器（AU）6303やカ
ウンタ6304,6305から出力されるプラグ情報を、マイク
ロ命令の指定に従つて一時記憶するものである。フラグ
レジスタは、水平同期信号（HSYNC），垂直同期信号（V
SYNC），水平ベース画面表示タイミング（HBDISP），垂
直ベース画面表示タイミング（VBDISP），水平ウインド
ウ画面表示タイミング（HWDISP），垂直ウインドウ画面
表示タイミング（VWDISP）などがある。

第10図はデイスプレイコントローラ31の制御する画面構
成例を示す。ベース画面とウインドウ画面の２枚の独立
な画面を合成して表示できる。２枚の画面は独立に大き
さ，表示位置を設定できる。

もちろんパラメータの設定によつて画面を１枚にするこ
とも可能である。各パラメータの意味は次の通りであ
る。

（１） 水平同期サイクル（HC）：水平同期信号（HSYN
C）のサイクス数である。

（２） 水平同期信号パルス幅（HSW）:CRT装置を駆動
する水平同期信号（HSYNC）のパルス幅である。

（３） 水平ベース画面開始位置（HBS）：水平同期信
号（HSYNC）の立下りから水平ベース画面表示信号（HBD
ISP）の立上りまでの時間である。

（４） 水平ベース画面幅（HBW）：ベース画面の水平
幅、すなわち水平ベース画面表示信号（HBDISP）の“1"
の期間のパルス幅である。

（５） 水平ウインドウ画面開始位置（HWS）：水平同
期信号の立下りから水平ウインドウ画面表示信号（HWDI
SP）の立上りまでの期間である。

（６） 水平ウインドウ画面幅（HWW）：ウインドウ画
面の水平幅、すなわち水平ウインドウ画面表示信号（HW
DISP）の“1"の期間のパルス幅である。

（７） 垂直同期サイクル（VC）：垂直同期信号（VSYN
C）のサイクル数である。

（８） 垂直同期信号パルス幅（VSW）:CRT装置を駆動
する垂直同期信号（VSYNC）のパルス幅である。

（９） 垂直ベース画面開始位置（VBS）：垂直同期信
号（VSYNC）の立下りから垂直ウインドウ画面表示信号
（VBDISP）の立上りまでの時間である。

（10） 垂直ベース画面幅（VBW）：ベース画面の垂直
線、すなわち垂直ベース画面表示信号（VBDISP）の“1"
の初期のパルス幅である。

（11） 垂直ウインドウ画面開始位置（VWS）：垂直同
期信号の立下りから垂直ウインドウ画面表示信号（VWDI
SP）の立上りまでの期間である。

（12） 垂直ウインドウ画面幅（VWW）：ウインドウ画
面の垂直幅、すなわち垂直ウインドウ画面表示信号（VW
DISP）の“1"の期間のパルス幅である。

以上の各パラメータ値の設定に従つて、第５図に示すタ
イミングプロセツサ53では、各種タイミング信号（HSYN
C,HBDISP,HWDISP,VSYNC,VBDISP,VWDISP等）を発生す
る。表示プロセツサ52はこのタイミング信号を参照して
処理を進める。

第11図〜第14図はタイミングプロセツサ53のマイクロプ
ログラム処理フローの１例を示したものである。第11図
は水平第１位相のマイクロプログラムを示している。１
ラスタの開始点ではHBDISPフラグ“0"にされ、第１ラス
タ（フレームの最初のラスタ）であるかどうかがチエツ
クされる。第１ラスタの場合には、垂直関係のパラメー
タ（VDS,VDW,VWS,VWW）をデータRAM6301からワークレジ
スタ6302に転送しそのラスタの処理を終る。第１ラスタ
以外のラスタの場合には、最初に水平制御のパラメータ
（HDS,HDW,HWS,HWW）をそれぞれ対応するワークレジス
タT0〜T3にロードする。次に、T0を“0"になるまで順次
減算し、“0"になるとHBDISPフラグを“1"にする。その
後、T1を“0"になるまで順次減算し、“0"になつたらHB
DISPフラグを“0"にする。最後に垂直処理に切り替えて
１ラスタの処理を終る。

第12図は、水平第２位相のマイクロプログラムを示して
おり、データRAMのロードを行わない点を除いて、第11
図の場合と同様である。

同様に、第13図，第14図は、それぞれ、垂直第１位相及
び第２位相のマイクロプログラム処理を示す。垂直の処
理は、１ラスタに１回だけワークレジスタの減算と“0"
検出処理が行われる。

以上のようにして、１個の演算器を４相のマイクロプロ
グラムで時分割に使用し、４つのタイミング信号HBDIS
P,HWDISP,VBDISP,VWDISPを生成できる。

第15図は上述の第５図における表示プロセツサ52の詳細
な構成を示す。制御部151,マイクロ命令デコーダ152,演
算部153から成る。制御部151は、エントリアドレスポイ
ンタ1511,マイクロプログラムアドレスレジスタ1512,マ
イクロプログラムメモリ（ROMで構成）1513,マイクロ命
令レジスタ1514,一時記憶レジスタ1515,1516から成る。

更に演算部153は、CPU側からCPUインタフエースを介し
て直接アクセスされ、ベース画面（第１画面）とウイン
ドウ画面（第２画面）の表示開始アドレス（BSA,WSA）
等の制御情報を記憶するデータRAM1531,1ラスタの先頭
での表示アドレス（BRS,WRS）を記憶するワークレジス
タ1532,現在の表示アドレス（ALM,ALS）を記憶するレジ
スタ1533,1ラスタごとの表示アドレスの増分値（BMW,WM
W）を記憶するレジスタ1634,演算器（AU）1535,メモリ
アドレスレジスタ（MAR）1536,Xバス1537,Yバス1538,Z
バス1539から成る。

第16図は、第15図に対するタイムチヤートを示す。水平
同期信号によつてマイクロプログラムアドレスレジスタ
1512はエントリアドレスポインタ1511の内容に初期化さ
れる。水平同期信号（HSYNC）の立下り以降は、マイク
ロプログラムアドレスレジスタ1512によつてマイクロプ
ログラムROM1513がアクセスされ、読出された出力はマ
イクロ命令レジスタ1514に一時記憶される。このマイク
ロ命令はマイクロ命令デコーダ152にてデコードされ、
演算部153に対し各種制御信号を供給する。マイクロ命
令の１部は一時記憶レジスタ1515,1516に戻され、この
内容は次の次のマイクロ命令のアドレスとなる。このよ
うにしてエントリアドレスポインタによつて初期化され
たアドレスＡ（B₁）,A（W₁）を開始点とするマイクロプ
ログラムが順次交互に実行される。

第17図は表示プロセツサのマイクロ命令形式を示す。語
長は28ビツトでビツト27で選択される２つの形式＃0,＃
１がある。＃０マイクロ命令はレジスタ間の演算を制御
する。また、＃１マイクロ命令は、データRAMと各レジ
スタ間のデータ転送を制御する。

第18図はマイクロ命令デコーダ152の詳細を示す。第９
図に示すタイミングプロセツサのマイクロ命令デコーダ
62と同様の各デコーダユニツトから成る。条件分岐はタ
イミングプロセツサから供給される同期タイミング信号
を参照して制御される。

第19（Ａ）〜（Ｃ）図は、表示プロセツサ52の制御する
３種の動作モードを示している。各モードに応じて、CR
Tインタフエース55で、ベース画面にメモリアドレス
（Ｂ），ウインドウ画面のメモリアドレス（Ｗ）、及び
描画メモリアドレス（図の斜線図）が適宜切り替えて出
力される。

（ａ） シングルアクセスモード（第19図（Ａ）） 表示サイクルとメモリサイクルを同一にして処理するモ
ードである。ウインドウ外部のベース画面領域では第１
位相で計算されたベース画面のメモリアドレス（Ｂ）を
出力し、ウインドウ内部では第２位相で計算されたウイ
ンドウ画面のメモリアドレス（Ｗ）を出力するように切
り替え制御する。このモードでは１メモリサイクルを１
表示サイクルに等しくするため、メモリの速度やシステ
ム機構のための部品点数などは従来型のCRTコントロー
ラを用いる場合と同一でありながら、独立した２枚の画
面情報を種々合成して表示できる。このモードでは表示
期間以外の時間（図の斜線部）が描画処理に利用され
る。

（ｂ） ダブルアクセス非重ね合せモード（第19図
（Ｂ）） １表示サイクル中に２回のメモリアクセスを行うモード
で、表示期間中は１回目は表示に、２回目は描画に利用
される。１回目の表示サイクルは、ウインドウ外部のベ
ース画面領域では第１位相のマイクロプログラムで計算
されたメモリアドレス（Ｂ）を出力し、ウインドウ内部
では第２位相で計算されたメモリアドレス（Ｗ）を出力
するように切り替え制御する。表示期間以外の時間には
描画を連続して実行できる。このモードを用いると表示
期間以外の時間に加えて表示期間中にも描画のためのメ
モリアクセス時間（図の斜線部）が確保できるため、描
画処理の高速化に効果がある。例えば表示期間が１フレ
ーム時間の75％を占めるデイスプレイ装置を用いる場合
であれば、表示期間以外の時間25％と表示期間の半分3
7.5％を加えた62.5％の時間を描画に用いることができ
る。

（ｃ） ダブルアクセス重ね合せモード（第19図
（Ｃ）） １表示サイクル中に２回のメモリアクセスを行い、ベー
ス画面の表示領域内部では１回目のメモリアクセスで第
１位相のマイクロプログラムで計算されたメモリアドレ
ス（Ｂ）を出力し、ウインドウ内部では２回目のメモリ
アクセスとして第２位相のマイクロプログラムで計算さ
れたメモリアドレス（Ｗ）を出力する。この結果、ウイ
ンドウ内部では１表示サイクル中２回の表示用メモリア
クセスが行なわれるため、読出された独立な２枚分の画
面情報を外部回路で合成することにより重ね合せ表示が
可能となる。ウインドウ外部の２回目のメモリサイクル
（図の斜線部）は描画用サイクルとして利用される。

第20図は、表示画面とメモリ空間の対応を示す。図に示
すようにベース画面とウインドウ画面の表示データは同
一のアドレス空間に任意の大きさで設定できる。このた
め、画面構成の自由度が高くメモリ効率もよい。

第21図，第22図は表示プロセツサのマイクロプログラム
の処理フローの１例を示したもので、それぞれ第１位
相，第２位相の処理フローである。以下、第21図を例に
説明を加える。水平同期信号直後では、まずVBDISP信号
が“1"かどうかを調べ、“0"の場合はそのラスタでは何
も行わず終了する。“1"の場合には、次に、ベース画面
のそのラスタでの先頭アドレス（BRS）を現在の表示ア
ドレスを管理するレジスタ（ALM,ALS）に送り、その後B
RSに１ラスタごとの増分値（BMW）を加え、そのラスタ
の先頭アドレスとしてBRSに記憶する。次に、ベース画
面の表示開始点（HBDISP＝“1"）までは待ちサイクルと
なり、表示開始点に達するとALSをメモリアドレスレジ
スタ（MAR）に転送し、ALSの内容は＋１とする。以下、
水平同期信号に達するまではこの処理を繰返し、順次メ
モリアドレスを出力する。第22図の場合にも同様の処理
が行われる。

このようにして、この例では独立な２系統のマイクロプ
ログラムが交互に処理される結果、２系統の表示アドレ
スの更新演算を効率良く行い得る。

上述した実施例で示すデイスプレイコントローラを用い
たデイスプレイ装置では、リフレツシユメモリのメモリ
効率を良くした重ね合せ表示とすることも可能であり、
また画面構成の自由度の高い重ね合せ表示も実現でき
る。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、デイスプ
レイ装置の表示期間中はリフレツシユメモリの表示アク
セスと描画アクセスを交互に行い、デイスプレイ装置の
表示期間以外の期間には連続してリフレツシユメモリの
描画アクセスを行ない得るので、従来の公知技術よりも
多くの描画アクセス時間を確保でき、描画を高速化でき
るという効果がある。

【図面の簡単な説明】

第１図，第２図は従来のシステム構成図を、第３図は本
発明に基づくデイスプレイコントローラを使用したシス
テム構成図を、第４図はその動作タイムチヤートを、第
５図はデイスプレイコントローラの内部構成図を、第６
図はタイミングプロセツサの構成図を、第７図はその動
作タイムチヤートを、第８図はそのマイクロ命令形式
を、第９図はそのマイクロ命令デコーダの詳細構成図
を、第10図は表示画面の構成例を、第11図，第12図，第
13図，第14図はタイミングプロセツサの処理フローの例
を、第15図は表示プロセツサの構成図を、第16図はその
動作タイムチヤートを、第17図はそのマイクロ命令形式
を、第18図はそのマイクロ命令デコーダの詳細構成図
を、第19図（Ａ）〜（Ｃ）は表示の動作モードを説明す
る図を、第20図は表示アドレスの関係を説明する図を、
第21図，第22図は表示プロセツサの処理フローの例を示
す図を、それぞれ示す。 31……デイスプレイコントローラ、32……クロツク発生
回路、34……ラツチ、52……表示プロセツサ、53……タ
イミングプロセツサ、1515,1516……一時記憶レジス
タ、1532……ワークレジスタ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/00 Ｒ 9471−5Ｇ 5/36 ５２０ Ｍ 9471−5Ｇ ５３０ Ｅ 9471−5Ｇ Ｆ 9471−5Ｇ (56)参考文献 特開 昭57−196292（ＪＰ，Ａ) 特開 昭56−6187（ＪＰ，Ａ) 特開 昭54−47424（ＪＰ，Ａ) 実開 昭55−169573（ＪＰ，Ｕ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】ディスプレイ装置に表示する表示情報を記
   憶するリフレッシュメモリと、前記中央処理装置よりの
   命令を受け取り、受け取った命令に応じて前記リフレッ
   シュメモリにアクセスしてリフレッシュメモリの表示情
   報を更新する描画プロセッサと、前記リフレッシュメモ
   リより、ディスプレイ装置に表示するために表示情報を
   読みだす表示プロセッサとを備えたディスプレイコント
   ローラにおいて、 前記ディスプレイ装置の表示期間中に、前記ディスプレ
   イ装置に１表示単位を表示する期間と等しい長さの前記
   表示期間と同期したサイクルである表示サイクルをＫ分
   割したＫ個のメモリアクセスサイクルのうちから、動的
   に変化する当該表示サイクルで重ね合わせ表示を行う画
   像の数Ｍに応じて選択した、前記重ね合わせ表示を行う
   画像の数Ｍと等しい数のメモリアクセスサイクルを表示
   アクセスサイクルに割り当て、Ｋ個のメモリアクセスサ
   イクルのうちの表示アクセスサイクルに割り当てなかっ
   たＮ（但し、Ｎ＝Ｋ−Ｍ）個のメモリアクセスサイクル
   を、前記描画アクセスサイクルに割り当て、前記ディス
   プレイ装置の非表示期間中に、前記表示サイクルをＫ分
   割したＫ個のメモリアクセスサイクルのうち少なくと
   も、前記Ｎ個を超える数のメモリアクセスサイクルを前
   記描画アクセスサイクルに割り当てるステップと、 前記表示プロセッサが、表示期間中、前記表示アクセス
   サイクルに割り当てられたＭ個のメモリアクセスサイク
   ルのそれぞれにおいて、当該表示サイクルにおいて重ね
   合わせ表示を行うＭ個の表示情報を、順次、前記ディス
   プレイ装置に表示するために前記リフレッシュメモリよ
   り読み出すステップと、 前記描画プロセッサが、各表示サイクルの描画アクセス
   サイクルに割り当てられた各メモリアクセスサイクルに
   おいて、前記リフレッシュメモリに必要に応じてアクセ
   スしてリフレッシュメモリに記憶されている表示情報を
   更新するステップとを有することを特徴とするディスプ
   レイコントローラにおけるリフレッシュメモリのアクセ
   ス方法。
2. 【請求項２】中央処理装置の制御下で、ディスプレイ装
   置に表示する表示情報を記憶するリフレッシュメモリの
   表示情報の更新と、ディスプレイ装置へ表示するための
   リフレッシュメモリの表示情報の読み出しを制御するデ
   ィスプレイコントローラであって、 前記中央処理装置よりの命令を受け取り、受け取った命
   令に応じて前記リフレッシュメモリにアクセスしてリフ
   レッシュメモリの表示情報を更新する描画プロセッサ
   と、前記リフレッシュメモリより、ディスプレイ装置に
   表示するために表示情報を読みだす表示プロセッサと、
   前記描画プロセッサがリフレッシュメモリにアクセスす
   ることのできる描画アクセスサイクルと、前記表示プロ
   セッサがディスプレイ装置に表示するために表示情報を
   前記リフレッシュメモリより読みだす表示アクセスサイ
   クルを割り当てるタイミングプロセッサとを備え、 前記タイミングプロセッサは、前記ディスプレイ装置の
   表示期間中には、前記ディスプレイ装置に１表示単位を
   表示する期間と等しい長さの前記表示期間と同期したサ
   イクルである表示サイクルをＫ分割したＫ個のメモリア
   クセスサイクルのうちから、動的に変化する当該表示サ
   イクルで重ね合わせ表示を行う画像の数Ｍに応じて選択
   した、前記重ね合わせ表示を行う画像の数Ｍと等しい数
   のメモリアクセスサイクルを表示アクセスサイクルに割
   り当て、Ｋ個のメモリアクセスサイクルのうちの表示ア
   クセスサイクルに割り当てなかったＮ（但し、Ｎ＝Ｋ−
   Ｍ）個のメモリアクセスサイクルを、前記描画アクセス
   サイクルに割り当て、前記ディスプレイ装置の非表示期
   間中には、前記表示サイクルをＫ分割したＫ個のメモリ
   アクセスサイクルのうち少なくとも、前記Ｎ個を超える
   数のメモリアクセスサイクルを前記描画アクセスサイク
   ルに割り当てる手段を有し、 前記表示プロセッサは、表示期間中、前記表示アクセス
   サイクルに割り当てられたＭ個のメモリアクセスサイク
   ルのそれぞれにおいて、当該表示サイクルにおいて重ね
   合わせ表示を行うＭ個の表示情報を、順次、前記ディス
   プレイ装置に表示するために前記リフレッシュメモリよ
   り読み出す手段を有し、 前記描画プロセッサは、各表示サイクルの描画アクセス
   サイクルに割り当てられた各メモリアクセスサイクルに
   おいて、前記リフレッシュメモリに必要に応じてアクセ
   スしてリフレッシュメモリに記憶されている表示情報を
   更新する手段を有することを特徴とするディスプレイコ
   ントローラ。
3. 【請求項３】特許請求の範囲第２項記載のディスプレイ
   コントローラであって、 前記表示プロセッサは、外部よりの設定に応じて、無条
   件に前記１表示サイクルを前記１メモリサイクルとし、
   ディスプレイ装置の表示期間中の全メモリアクセスサイ
   クルを表示アクセスサイクルに割り当てる手段を有する
   ことを特徴とするディスプレイコントローラ。
4. 【請求項４】特許請求の範囲第２項記載のディスプレイ
   コントローラであって、 前記リフレッシュメモリは、複数の画面を、それぞれ構
   成する複数系統の表示情報を記憶し、 前記表示コントローラは、各表示サイクルで読みだされ
   た前記表示情報によって前記表示単位が表示される前記
   ディスプレイ装置の画面上の位置に応じて、当該表示サ
   イクルで前記リフレッシュメモリより表示情報を読みだ
   す系統を、当該表示サイクルに属する少なくとも一つの
   表示アクセスサイクルについて切り替える手段を有する
   ことを特徴とするディスプレイコントローラ。
5. 【請求項５】特許請求の範囲第２項記載のディスプレイ
   コントローラであって、 前記タイミングプロセッサと表示プロセッサと描画プロ
   セッサは、単一の集積回路上に構築されていることを特
   徴とするディスプレイコントローラ。
6. 【請求項６】ディスプレイ装置に表示する表示情報を記
   憶するリフレッシュメモリと、 前記ディスプレイ装置の表示期間中には、前記ディスプ
   レイ装置に１表示単位を表示する期間と等しい長さの前
   記表示期間と同期したサイクルである表示サイクルをＫ
   分割したＫ個のメモリアクセスサイクルのうちから、動
   的に変化する当該表示サイクルで重ね合わせ表示を行う
   画像の数Ｍに応じて選択した、前記と重ね合わせ表示を
   行う画像の数Ｍと等しい数のメモリアクセスサイクルを
   表示アクセスサイクルに割り当て、Ｋ個のメモリアクセ
   スサイクルのうちの表示アクセスサイクルに割り当てな
   かったＮ（但し、Ｎ＝Ｋ−Ｍ）個のメモリアクセスサイ
   クルを前記描画アクセスサイクルに割り当て、前記ディ
   スプレイ装置の非表示期間中には、前記表示サイクルを
   Ｋ分割したＫ個のメモリアクセスサイクルのうち少なく
   とも、前記Ｎ個を超える数のメモリアクセスサイクルを
   前記描画アクセスサイクルに割り当てるタイミングプロ
   セッサと、表示期間中、前記表示アクセスサイクルに割
   り当てられたＭ個のメモリアクセスサイクルのそれぞれ
   において、当該表示サイクルにおいて重ね合わせ表示を
   行うＭ個の表示情報を、順次、前記ディスプレイ装置に
   表示するために前記リフレッシュメモリより読み出す表
   示プロセッサと、各表示サイクルの描画アクセスサイク
   ルに割り当てられた各メモリアクセスサイクルにおい
   て、前記リフレッシュメモリに必要に応じてアクセスし
   てリフレッシュメモリに記憶されている表示情報を更新
   する描画プロセッサとを備えたディスプレイコントロー
   ラと、 前記ディスプレイコントローラの表示プロセッサが、表
   示期間中、各表示サイイクルにおいて順次読みだしたＭ
   個の表示情報の位相を一致させ、位相を一致させたＭ個
   の表示情報を一つの表示情報に合成し、合成した表示情
   報を前記表示サイクルのレートと同じレートで出力する
   手段とを有することを特徴とする図形処理装置。