JPH0441831B2 - - Google Patents
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- JPH0441831B2 JPH0441831B2 JP58130294A JP13029483A JPH0441831B2 JP H0441831 B2 JPH0441831 B2 JP H0441831B2 JP 58130294 A JP58130294 A JP 58130294A JP 13029483 A JP13029483 A JP 13029483A JP H0441831 B2 JPH0441831 B2 JP H0441831B2
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- video memory
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- 238000013500 data storage Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は映像メモリを複数に分割し、該分割さ
れた複数の映像を表示画面上に同時に表示する表
示装置の分割映像をメモリラツプラウンドさせて
連続スクロールさせる事に関するものである。
れた複数の映像を表示画面上に同時に表示する表
示装置の分割映像をメモリラツプラウンドさせて
連続スクロールさせる事に関するものである。
（従来技術）
第１図は従来のCRT制御回路を示し、１は
CRTコントローラ、２は表示データを記憶する
映像メモリ、３は映像メモリ２から読み出された
パラレルな表示データをシリアルなデータに変換
しVIDE信号とするパラレル→シリアル変換器
（Ｐ→Ｓ），４は上記VIDE信号送出タイミング
を作り出すドツトクロツク発生回路である。映像
メモリ２内には第２図の如く表示データ“Ａ”，
“Ｂ”，…“Ｈ”が格納されたCRT画面上に分割
表示される。N1，N2，…Nnは表示開始アドレ
ス，n1，n2，…nnは表示ラスター数、ｙは１ラス
ター当りのアドレス数である。映像メモリ２への
書込み（描画モード）は図示せぬマイクロプロセ
ツサ（以下単にCPUと略記する）がモードレジ
スタ１１０を描画モードとし、アドレスカウンタ
１０８に映像メモリ２の先頭格納アドレスをセツ
トし、該アドレスカウンタ１０８の出力をアドレ
スセレクタ１０９を介して映像メモリ２のアドレ
スバス６に与え、さらにCRTコントローラ１の
図示せぬコントロール回路からライト信号をコン
トロールバス７に与え、さらに表示データをデー
タバス８に与えて行なわれる。又、CPUは映像
メモリ２の分割された表示データの表示開始アド
レスN1，N2，…Nnを対応する表示開始アドレス
レジスタ１０１ａ，１０１ｂ，…１０１ｈに格納
し、表示ラスター数n1，n2，…nnを対応する表示
ラスター格納レジスタ１０２ａ，１０２ｂ，…１
０２ｈに格納する。映像メモリ２から表示データ
“Ａ”，“Ｂ”…“Ｈ”を読み出しCRT画面上に表
示するときは（表示モード）分割画面カウンタ１
０５をリセツトし、表示開始アドレスセレクタ１
０３及びラスターセレクタ１０４により表示開始
アドレスレジスタ１０１ａ，表示ラスター格納レ
ジスタ１０２ａの出力を選択し、各々表示アドレ
スカウンタ１０６，ラスターカウンタ１０７にセ
ツトする。表示アドレスカウンタ１０６の出力は
アドレスセレクタ１０９を介してアドレスバス６
に与えられ、さらにリード信号がコントロールバ
ス７に与えられ映像メモリ２からデータバス８に
表示データが読み出される。読み出されたデータ
はパラレル→シリアル変換器３を介してVIDE
信号として出力される。このときモードレジスタ
１１０はCPUにより表示モードにセツトされて
おりアドレスセレクタ１０９が表示アドレスカウ
ンタ１０６の出力を選択出力する如く作用する。
１アドレスの表示データがVIDE信号として出
力されるとｘ（１アドレスはｘドツトで構成）ド
ツトクロツク毎にパルス（アドレスロツク）を発
生する分周回路１１１からパルスが出力され表示
アドレスカカウンタ１０６はカウントアツプす
る。上記アドレスクロツクが前記１ラスター当り
のアドレス数ｙだけカウントされると分周回路１
１２からパルス（ラスタークロツク）が出力され
ラスターカウンタ１０７はカウントダウンする。
ラスターカウンタ１０７のカウント値が“０”と
なると分割画面カウンタ１０５がカウントアツプ
され表示開始アドレスセレクタ１０３，ラスター
セレクタ１０４は各々次の分割画面の表示開始ア
ドレスレジスタ１０１ｂ，表示ラスター格納レジ
スタ１０２ｂの出力を選択し該出力を前記同様表
示アドレスカウンタ１０６，ラスターカウンタ１
０７にセツトして同様の処理を行なう。以降ラス
ターカウンタ１０７のカウント値が“０”となる
毎に分割画面カウンタ１０５をカウントアツプし
同様の処理を行なう。一画面分の表示データが映
像メモリ２から読み出されると分割画面カウンタ
１０５は初期化され再び表示開始アドレスレジス
タ１０１ａ，表示ラスター格納レジスタ１０２ａ
の出力が表示アドレスカウンタ１０６，ラスター
カウンタ１０７にセツトされる。
CRTコントローラ、２は表示データを記憶する
映像メモリ、３は映像メモリ２から読み出された
パラレルな表示データをシリアルなデータに変換
しVIDE信号とするパラレル→シリアル変換器
（Ｐ→Ｓ），４は上記VIDE信号送出タイミング
を作り出すドツトクロツク発生回路である。映像
メモリ２内には第２図の如く表示データ“Ａ”，
“Ｂ”，…“Ｈ”が格納されたCRT画面上に分割
表示される。N1，N2，…Nnは表示開始アドレ
ス，n1，n2，…nnは表示ラスター数、ｙは１ラス
ター当りのアドレス数である。映像メモリ２への
書込み（描画モード）は図示せぬマイクロプロセ
ツサ（以下単にCPUと略記する）がモードレジ
スタ１１０を描画モードとし、アドレスカウンタ
１０８に映像メモリ２の先頭格納アドレスをセツ
トし、該アドレスカウンタ１０８の出力をアドレ
スセレクタ１０９を介して映像メモリ２のアドレ
スバス６に与え、さらにCRTコントローラ１の
図示せぬコントロール回路からライト信号をコン
トロールバス７に与え、さらに表示データをデー
タバス８に与えて行なわれる。又、CPUは映像
メモリ２の分割された表示データの表示開始アド
レスN1，N2，…Nnを対応する表示開始アドレス
レジスタ１０１ａ，１０１ｂ，…１０１ｈに格納
し、表示ラスター数n1，n2，…nnを対応する表示
ラスター格納レジスタ１０２ａ，１０２ｂ，…１
０２ｈに格納する。映像メモリ２から表示データ
“Ａ”，“Ｂ”…“Ｈ”を読み出しCRT画面上に表
示するときは（表示モード）分割画面カウンタ１
０５をリセツトし、表示開始アドレスセレクタ１
０３及びラスターセレクタ１０４により表示開始
アドレスレジスタ１０１ａ，表示ラスター格納レ
ジスタ１０２ａの出力を選択し、各々表示アドレ
スカウンタ１０６，ラスターカウンタ１０７にセ
ツトする。表示アドレスカウンタ１０６の出力は
アドレスセレクタ１０９を介してアドレスバス６
に与えられ、さらにリード信号がコントロールバ
ス７に与えられ映像メモリ２からデータバス８に
表示データが読み出される。読み出されたデータ
はパラレル→シリアル変換器３を介してVIDE
信号として出力される。このときモードレジスタ
１１０はCPUにより表示モードにセツトされて
おりアドレスセレクタ１０９が表示アドレスカウ
ンタ１０６の出力を選択出力する如く作用する。
１アドレスの表示データがVIDE信号として出
力されるとｘ（１アドレスはｘドツトで構成）ド
ツトクロツク毎にパルス（アドレスロツク）を発
生する分周回路１１１からパルスが出力され表示
アドレスカカウンタ１０６はカウントアツプす
る。上記アドレスクロツクが前記１ラスター当り
のアドレス数ｙだけカウントされると分周回路１
１２からパルス（ラスタークロツク）が出力され
ラスターカウンタ１０７はカウントダウンする。
ラスターカウンタ１０７のカウント値が“０”と
なると分割画面カウンタ１０５がカウントアツプ
され表示開始アドレスセレクタ１０３，ラスター
セレクタ１０４は各々次の分割画面の表示開始ア
ドレスレジスタ１０１ｂ，表示ラスター格納レジ
スタ１０２ｂの出力を選択し該出力を前記同様表
示アドレスカウンタ１０６，ラスターカウンタ１
０７にセツトして同様の処理を行なう。以降ラス
ターカウンタ１０７のカウント値が“０”となる
毎に分割画面カウンタ１０５をカウントアツプし
同様の処理を行なう。一画面分の表示データが映
像メモリ２から読み出されると分割画面カウンタ
１０５は初期化され再び表示開始アドレスレジス
タ１０１ａ，表示ラスター格納レジスタ１０２ａ
の出力が表示アドレスカウンタ１０６，ラスター
カウンタ１０７にセツトされる。
第３図ａにおいて表示データ“Ａ”の表示開始
アドレスをN1，表示データ“Ｂ”の表示開始ア
ドレスをN2すると表示画面には図の如く表示デ
ータ“Ａ”，“Ｂ”が表示される。表示データ
“Ａ”，“Ｂ”が表示される領域を以下Ａ画面，Ｂ
画面とする。ここで表示データ“Ａ”に続けて表
示データ“A1”を映像メモリ２に描画し、表示
開始アドレスをN′1として表示画面に表示すると
第３図ｂの如く表示データ“Ａ”の縦スクロール
画面が得られる。ただしA′は表示データ“Ａ”
の一部表示データである。しかしこの方法だとさ
らに続けて表示データ“A2”を映像メモリ２に
描画してN″1から表示する場合、表示データ
“A2”が表示データ“Ｂ”と重複（斜線部）する
と第３図ｃの如く表示データ“Ｂ”が正常に表示
できなくなるので第３図ｄのように表示データ
A″，A1，A2をアドレスＮ1から再描画しなけ
ればならず、映像メモリ２がドツトメモリのよう
な場合特に表示するまでの時間が長くなるという
欠点があつた。ただしA″は表示データ“Ａ”の
一部表示データである。
アドレスをN1，表示データ“Ｂ”の表示開始ア
ドレスをN2すると表示画面には図の如く表示デ
ータ“Ａ”，“Ｂ”が表示される。表示データ
“Ａ”，“Ｂ”が表示される領域を以下Ａ画面，Ｂ
画面とする。ここで表示データ“Ａ”に続けて表
示データ“A1”を映像メモリ２に描画し、表示
開始アドレスをN′1として表示画面に表示すると
第３図ｂの如く表示データ“Ａ”の縦スクロール
画面が得られる。ただしA′は表示データ“Ａ”
の一部表示データである。しかしこの方法だとさ
らに続けて表示データ“A2”を映像メモリ２に
描画してN″1から表示する場合、表示データ
“A2”が表示データ“Ｂ”と重複（斜線部）する
と第３図ｃの如く表示データ“Ｂ”が正常に表示
できなくなるので第３図ｄのように表示データ
A″，A1，A2をアドレスＮ1から再描画しなけ
ればならず、映像メモリ２がドツトメモリのよう
な場合特に表示するまでの時間が長くなるという
欠点があつた。ただしA″は表示データ“Ａ”の
一部表示データである。
第３図ｄのような再描画を避けるためには表示
データ“Ａ”の映像メモリ２内格納エリアを表示
データ“Ａ”のスクロール範囲分とればよいが、
映像メモリ２の容量を大きくする必要がありコス
ト高，部品点数の増大という欠点があつた。
データ“Ａ”の映像メモリ２内格納エリアを表示
データ“Ａ”のスクロール範囲分とればよいが、
映像メモリ２の容量を大きくする必要がありコス
ト高，部品点数の増大という欠点があつた。
（発明の目的）
本発明は以上の点に鑑みてなされたものであ
り、目的とするところは表示するまでの時間が速
く、映像メモリ容量が少なくて分割画面のスクロ
ールが可能な表示装置の制御方式を提供すること
である。
り、目的とするところは表示するまでの時間が速
く、映像メモリ容量が少なくて分割画面のスクロ
ールが可能な表示装置の制御方式を提供すること
である。
（発明の構成）
本発明は上記目的を達成するためのアドレスバ
スとデータバス及び映像メモリのリード／ライト
を制御する制御信号線を有するコントローラから
出力される第１のアドレス信号を第２のアドレス
信号に変換し映像メモリのアドレス信号とするア
ドレス変換部を備え、第１の分割画面用データが
映像メモリの第１の分割画面用データ格納エリア
に順次格納及び該エリアから順次読み出され第１
の分割画面用データ格納エリアに続く第２の分割
画面用データ格納エリアに到達すると上記アドレ
ス変換部にて第１の分割画面用データ格納エリア
の先頭アドレスの２の補数と現実行アドレスとの
加算を行ない該加算結果を映像メモリのアドレス
として映像メモリのリード／ライトを行なうもの
であり以下詳細に説明する。
スとデータバス及び映像メモリのリード／ライト
を制御する制御信号線を有するコントローラから
出力される第１のアドレス信号を第２のアドレス
信号に変換し映像メモリのアドレス信号とするア
ドレス変換部を備え、第１の分割画面用データが
映像メモリの第１の分割画面用データ格納エリア
に順次格納及び該エリアから順次読み出され第１
の分割画面用データ格納エリアに続く第２の分割
画面用データ格納エリアに到達すると上記アドレ
ス変換部にて第１の分割画面用データ格納エリア
の先頭アドレスの２の補数と現実行アドレスとの
加算を行ない該加算結果を映像メモリのアドレス
として映像メモリのリード／ライトを行なうもの
であり以下詳細に説明する。
（実施例）
第４図は本発明の一実施例のCRT制御回路の
ブロツク図であり従来とはアドレス変換部５が追
加されたところが相違する。第５図はアドレス変
換部５の一実施例である。第５図において５１は
CRTコントローラ１の分割画面カウンタ１０５
からの出力をデコードしＡ画面のときのみ論理
“１”を出力するデコーダ，５２はＡ画面用表示
データを映像メモリ２に描画するときのみ図示せ
ぬCPUにより論理“１”にセツトされるレジス
タ，５３はCRTコントローラ１のモードレジス
タ１１０からの出力によりデコーダ５１又はレジ
スタ５２の出力を選択出力するセレクタ，５４は
アンド回路，５５はCRTコントローラ１の表示
開始アドレスレジスタ１０１ｂからの出力（Ｂ画
面の表示開始アドレスβ）とアドレスセレクタ１
０９からの出力（現実行アドレスα）とを比較
し、もしα＞βなら出力を論理“１”とする比較
器，５６は図示せぬCPUの指示により上記βの
２つの補数を格納するレジスタ，５７は加算器、
５８はアンド回路５４からの出力により現実行ア
ドレスα又は加算器５７の出力γを選択出力する
セレクタであり映像メモリ２へのアドレス信号を
送出する。
ブロツク図であり従来とはアドレス変換部５が追
加されたところが相違する。第５図はアドレス変
換部５の一実施例である。第５図において５１は
CRTコントローラ１の分割画面カウンタ１０５
からの出力をデコードしＡ画面のときのみ論理
“１”を出力するデコーダ，５２はＡ画面用表示
データを映像メモリ２に描画するときのみ図示せ
ぬCPUにより論理“１”にセツトされるレジス
タ，５３はCRTコントローラ１のモードレジス
タ１１０からの出力によりデコーダ５１又はレジ
スタ５２の出力を選択出力するセレクタ，５４は
アンド回路，５５はCRTコントローラ１の表示
開始アドレスレジスタ１０１ｂからの出力（Ｂ画
面の表示開始アドレスβ）とアドレスセレクタ１
０９からの出力（現実行アドレスα）とを比較
し、もしα＞βなら出力を論理“１”とする比較
器，５６は図示せぬCPUの指示により上記βの
２つの補数を格納するレジスタ，５７は加算器、
５８はアンド回路５４からの出力により現実行ア
ドレスα又は加算器５７の出力γを選択出力する
セレクタであり映像メモリ２へのアドレス信号を
送出する。
このアドレス変換部５は以下の如く動作する。
(1) 映像メモリ２への描画時
(a) 図示せぬCPUによりモードレジスタ１１０
を描画モード，レジスタ５６にＢ画面の表示開
始アドレスβの２の補数をセツトする。
を描画モード，レジスタ５６にＢ画面の表示開
始アドレスβの２の補数をセツトする。
(b) Ａ画面表示データの描画
図示せぬCPUによりレジスタ５２をセツト
（出力を論理“１”）し、セレクタ５３を介して
アンドゲート５４の一方の端子に入力し、 (イ) α＜βであれば比較器５５の出力が論理
“０”となりアンドゲート５４の出力も論理
“０”となりセレクタ５８によりアドレスセ
レクタ１０９からの出力αが選択され映像メ
モリ２のアドレスとなり描画される。（第６
図ａのA″，A1，A′2） (ロ) α＞βであれば比較器５５の出力が論理
“１”となりアンドゲート５４の出力が論理
“１”となりセレクタ５８により加算器５７
の出力γが選択され映像メモリ２のアドレス
となり描画される。（第６図ｂのA″2） (c) Ａ画面表示データ以外の描画 図示せぬCPUによりレジスタ５２をリセ
ツト（出力を論理“０”）し、セレクタ５３
を介してアンドゲート５４の一方の端子に入
力する。アンドゲート５４の出力が論理
“０”となりセレクタ５８によりアドレスセ
レクタ１０９からの出力αが選択され映像メ
モリ２のアドレスとなり描画される。
（出力を論理“１”）し、セレクタ５３を介して
アンドゲート５４の一方の端子に入力し、 (イ) α＜βであれば比較器５５の出力が論理
“０”となりアンドゲート５４の出力も論理
“０”となりセレクタ５８によりアドレスセ
レクタ１０９からの出力αが選択され映像メ
モリ２のアドレスとなり描画される。（第６
図ａのA″，A1，A′2） (ロ) α＞βであれば比較器５５の出力が論理
“１”となりアンドゲート５４の出力が論理
“１”となりセレクタ５８により加算器５７
の出力γが選択され映像メモリ２のアドレス
となり描画される。（第６図ｂのA″2） (c) Ａ画面表示データ以外の描画 図示せぬCPUによりレジスタ５２をリセ
ツト（出力を論理“０”）し、セレクタ５３
を介してアンドゲート５４の一方の端子に入
力する。アンドゲート５４の出力が論理
“０”となりセレクタ５８によりアドレスセ
レクタ１０９からの出力αが選択され映像メ
モリ２のアドレスとなり描画される。
(2) 表示時
(a) 図示せぬCPUによりモードレジスタ１１０
を表示モードとする。
を表示モードとする。
(b) Ａ画面の表示
デコーダ５１の出力が論理“１”となりセレ
クタ５３を介してアンドゲート５４の一方の端
子が論理“１”となり、 (イ) α＞βなら描画時と同様アドレスセレクタ
１０９からの出力αが映像メモリ２のアドレ
スとなり表示される。（第６図ｃのA″，A1，
A′2） (ロ) α＜βなら描画時と同様加算器５７の出力
γが映像メモリ２のアドレスとなり表示され
る。（第６図ｃのA″2） (c) Ａ画面以外の表示 デコーダ５１の出力が論理“０”となりセレ
クタ５３を介してアンドゲート５４の一方の端
子に入力されアンドゲート５４の出力が論理
“０”となりセレクタ５８によりアドレスセレ
クタ１０９からの出力αが映像メモリ２のアド
レスとなり表示される。
クタ５３を介してアンドゲート５４の一方の端
子が論理“１”となり、 (イ) α＞βなら描画時と同様アドレスセレクタ
１０９からの出力αが映像メモリ２のアドレ
スとなり表示される。（第６図ｃのA″，A1，
A′2） (ロ) α＜βなら描画時と同様加算器５７の出力
γが映像メモリ２のアドレスとなり表示され
る。（第６図ｃのA″2） (c) Ａ画面以外の表示 デコーダ５１の出力が論理“０”となりセレ
クタ５３を介してアンドゲート５４の一方の端
子に入力されアンドゲート５４の出力が論理
“０”となりセレクタ５８によりアドレスセレ
クタ１０９からの出力αが映像メモリ２のアド
レスとなり表示される。
以上説明したように第１の実施例では表示デー
タA2とＢとが重複する部分の表示データA″2が第
６図ｂの如く自動的に描画されるので従来のよう
に重複したかどうかを判定し重複したときには別
の領域に再描画することがなく描画時間が短縮で
きる利点がある。
タA2とＢとが重複する部分の表示データA″2が第
６図ｂの如く自動的に描画されるので従来のよう
に重複したかどうかを判定し重複したときには別
の領域に再描画することがなく描画時間が短縮で
きる利点がある。
アドレス変換器５の第２の実施例を第７図，そ
の動作説明図を第８図に示す。第７図と第１の実
施例の第５図との相違は第５図のデコーダ５１，
レジスタ５２，セレクタ５３，アンド回路５４の
替りにレジスタ５９が設けられていることであ
る。第７図の動作は図示せぬCPUによりレジス
タ５９にアドレスβ，レジスタ５６にアドレスβ
の２の補数をセツトしておき、アドレスセレクタ
１０９から指定されるアドレスαがβより大きく
なると第１の実施例同様加算器５７の出力γを映
像メモリ２のアドレスとする。すなわち第８図ａ
のようにアドレスセレクタ１０９から指定される
映像メモリ空間（仮想映像メモリ空間）において
Ｂ画面の表示開始アドレスはδであり、これはセ
レクタ５８から指定される映像メモリ空間（実映
像メモリ空間）のアドレスβと対応する。仮想映
像メモリ空間のＯ−βエリア及びβ−δエリア
（Ａ画面用エリア）は実映像メモリ空間のＯ−β
エリア（Ａ画面用エリア）に対応する。この様な
構成とすると第１の実施例の効果の上さらに
CRTコントローラ１とアドレス変換部５′との間
のインタフエース線の数が少なくなる利点があ
る。又、第７図のアドレス変換部５′は第９図の
如く読出し専用メモリ（ＲＭ）５″としても同
様の効果がある。
の動作説明図を第８図に示す。第７図と第１の実
施例の第５図との相違は第５図のデコーダ５１，
レジスタ５２，セレクタ５３，アンド回路５４の
替りにレジスタ５９が設けられていることであ
る。第７図の動作は図示せぬCPUによりレジス
タ５９にアドレスβ，レジスタ５６にアドレスβ
の２の補数をセツトしておき、アドレスセレクタ
１０９から指定されるアドレスαがβより大きく
なると第１の実施例同様加算器５７の出力γを映
像メモリ２のアドレスとする。すなわち第８図ａ
のようにアドレスセレクタ１０９から指定される
映像メモリ空間（仮想映像メモリ空間）において
Ｂ画面の表示開始アドレスはδであり、これはセ
レクタ５８から指定される映像メモリ空間（実映
像メモリ空間）のアドレスβと対応する。仮想映
像メモリ空間のＯ−βエリア及びβ−δエリア
（Ａ画面用エリア）は実映像メモリ空間のＯ−β
エリア（Ａ画面用エリア）に対応する。この様な
構成とすると第１の実施例の効果の上さらに
CRTコントローラ１とアドレス変換部５′との間
のインタフエース線の数が少なくなる利点があ
る。又、第７図のアドレス変換部５′は第９図の
如く読出し専用メモリ（ＲＭ）５″としても同
様の効果がある。
（発明の効果）
本発明は以上詳細に説明したように映像メモリ
内で第１の分割画面用データの格納及び読み出し
アドレスが第１の分割画面用データ格納エリアに
続く第２の分割画面用データ格納先頭アドレスよ
り大きくなると該先頭アドレスの２の補数と現実
行アドレスとの加算を行ない該加算果を映像メモ
リのアドレスとして映像メモリのリード／ライト
を行なうことにより映像メモリの容量が少くて描
画時間の少ない表示装置を提供でき高速に画面の
スクールを行なうことができる。
内で第１の分割画面用データの格納及び読み出し
アドレスが第１の分割画面用データ格納エリアに
続く第２の分割画面用データ格納先頭アドレスよ
り大きくなると該先頭アドレスの２の補数と現実
行アドレスとの加算を行ない該加算果を映像メモ
リのアドレスとして映像メモリのリード／ライト
を行なうことにより映像メモリの容量が少くて描
画時間の少ない表示装置を提供でき高速に画面の
スクールを行なうことができる。
第１図は従来のCRT制御回路図、第２図ａ，
ｂ，第３図ａ〜ｄは第１図の動作説明図、第４図
は本発明の一実施例のCRT制御回路図、第５図
は第４図のアドレス変換部の一実施例の回路図、
第６図ａ，ｂ，ｃは第５図の動作説明図、第７図
はアドレス変換部の第２の実施例の回路図、第８
図ａ，ｂ，ｃは第７図の動作説明図、第９図は他
の実施例のCRT制御回路図である。 １：CRTコントローラ、２：映像メモリ、
３：パラレル→シリアル変換部、４：ドツトクロ
ツク発生回路、５：アドレス変換部。
ｂ，第３図ａ〜ｄは第１図の動作説明図、第４図
は本発明の一実施例のCRT制御回路図、第５図
は第４図のアドレス変換部の一実施例の回路図、
第６図ａ，ｂ，ｃは第５図の動作説明図、第７図
はアドレス変換部の第２の実施例の回路図、第８
図ａ，ｂ，ｃは第７図の動作説明図、第９図は他
の実施例のCRT制御回路図である。 １：CRTコントローラ、２：映像メモリ、
３：パラレル→シリアル変換部、４：ドツトクロ
ツク発生回路、５：アドレス変換部。
Claims (1)
- １ アドレスバスとデータバス及び映像メモリの
リード／ライトを制御する制御信号線を有するコ
ントローラからのライト指示によりアドレスバス
上のデータをアドレスとしてデータバス上のデー
タを分割画面毎に映像メモリに書込み、リード指
示により映像メモリからデータバス上にデータを
読み出し表示画面上に複数の分割画面を表示する
表示装置の制御方式において、上記コントローラ
から出力される第１のアドレス信号を第２のアド
レス信号に変換し映像メモリのアドレス信号とす
るアドレス変換部を備え、第１の分割画面用デー
タが映像メモリの第１の分割画面用データ格納エ
リアに順次格納及び該エリアから順次読み出され
第１の分割画面用データ格納エリアに続く第２の
分割画面用データ格納エリアに到達すると上記ア
ドレス変換部にて第２の分割画面用データ格納エ
リアの先頭アドレスの２つの補数と現実行アドレ
スとの加算を行ない該加算結果を映像メモリのア
ドレスとして映像メモリのリード／ライトを行な
うことを特徴とする表示装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130294A JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130294A JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022184A JPS6022184A (ja) | 1985-02-04 |
| JPH0441831B2 true JPH0441831B2 (ja) | 1992-07-09 |
Family
ID=15030869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130294A Granted JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022184A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248084A (ja) * | 1985-04-25 | 1986-11-05 | 松下電器産業株式会社 | アドレス発生装置 |
| JPS62229188A (ja) * | 1986-03-29 | 1987-10-07 | 株式会社日立製作所 | 表示制御装置 |
| JP2954589B2 (ja) * | 1987-08-28 | 1999-09-27 | 株式会社日立製作所 | 情報処理装置 |
| JPH05245354A (ja) * | 1992-03-04 | 1993-09-24 | Yoshihiko Terasawa | 空気・水エゼクター |
| JP4112022B2 (ja) * | 1994-04-15 | 2008-07-02 | オリンパス株式会社 | 画像取り扱い装置 |
-
1983
- 1983-07-19 JP JP58130294A patent/JPS6022184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022184A (ja) | 1985-02-04 |
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