JPH07101406B2

JPH07101406B2 - バス優先制御方式

Info

Publication number: JPH07101406B2
Application number: JP28441186A
Authority: JP
Inventors: 連利賈; 峰和丸岡; 通手島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-01
Filing date: 1986-12-01
Publication date: 1995-11-01
Anticipated expiration: 2010-11-01
Also published as: JPS63138447A

Description

【発明の詳細な説明】〔概要〕共通バスを介して直列接続されている複数の入出力装置
ユニットを具備するプロセッサのバス優先制御方式にお
いて、各入出力装置ユニットに並列優先順位回路を設け
ることにより、各入出力装置ユニットの、共通バスに対
する支配権の優先順位を変更可能にしたものである。

〔産業上の利用分野〕

本発明は共通バスを介して直列接続されている複数の入
出力装置ユニットを具備するプロセッサのバス優先制御
方式に関する。

〔従来の技術〕

従来より、第３図に示すように、処理装置（以下CPUと
いう）１と、記憶装置２と、チャネル制御装置３と、こ
のチャネル制御装置３に共通バス４を介して直列に接続
されている複数の入出力装置ユニット５′であって、各
入出力装置ユニット（以下I/Oユニットという）は複数
の入出力装置（以下I/Oという）６′を収納するものと
を具備するプロセッサが提案されている。この場合、各
I/O6′の共通バス４に対する支配権（以下バス支配権と
いう）は、直列優先順位方式によりその優先順位が一義
的に決められている。

すなわち、CPU1からの分離的位置によって優先順位が決
定され、CPU1に最も近い位置にあるI/O6′aaの優先順位
が最も高い。

〔発明が解決しようとする問題点〕

直列優先順位方式において、複数のI/Oからバス支配権
の要求が出された場合、次期支配権は優先順位の高いI/
Oに渡される。すなわち、CPUに物理的に近い位置にある
I/Oに次期支配権が渡される。このため、回転動作を伴
うI/O、例えば磁気テープを収納するI/Oユニットを後方
に接続した場合、バス支配権の優先順位が低くなってし
まうので、磁気テープがオーバーランするという問題が
発生していた。しかも、I/Oユニットは、一旦設置し、
接続すると、その接続の変更は容易ではない。

本発明は上記問題点に鑑みてなされたもので、I/Oユニ
ットのバス支配権に対する優先順位を変更可能にしたバ
ス優先制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明を実現するプロセッサの原理ブロック図
である。

第１図において、１は処理装置（CPU）、２は記憶装置
（Ｍ）、３はチャネル制御装置（CHC）である。チャネ
ル制御装置３には、共通バス４を介して、複数の入出力
装置ユニット（I/Oユニット）５が直列に接続されてい
る。

各I/Oユニット５は、直列優先順位方式によって制御さ
れる複数の入出力装置（I/O）６と、当該I/Oユニット５
の共通バス４に対する支配権の優先順位を制御する並列
優先順位回路（PPC）７とを備える。

〔作用〕

並列優先順位回路７が直列モードに設定されている時、
その並列優先順位回路７を具備するI/Oユニット５、従
ってそのI/Oユニット５に収納されているI/Oのバス支配
権に対する優先順位は、CPU1からの物理的位置によって
決まる。

しかしながら、並列優先順位回路７が並列モードに設定
されると、その並列優先順位回路７を具備するI/Oユニ
ット５の優先順位は、それより後段のI/Oユニット５の
優先順位よりも低くなる。従って、並列優先順位回路７
のモードを適宜設定することにより、I/Oユニット５の
バス支配権の優先順位を変更することが可能になる。

〔実施例〕

第２図は本発明に係る入出力装置ユニット（I/Oユニッ
ト）の一実施例を示す回路図であり、第１図のI/Oユニ
ット５に対応する。

第２図において、4a及び4bは、第１図における共通バス
４の一部を構成するそれぞれ要求線及び許可線である。
この要求線4aは、I/Oがバス支配権を得るために送出す
る要求信号（RQDT）をCPUに伝達するものであり、ま
た、許可線4bは、上記要求信号に対するCPUの応答信号
である許可信号（ACDT）を、情報転送の区切りで次期バ
ス支配権の要求のあったI/Oの内の優先順位が最高のも
のに伝達するものである。

6a〜6nは入出力装置（I/O）であり、第２図に示すI/Oユ
ニットにはｎ個のI/Oが収納されている。

７は本発明に係る並列優先順位回路である。この並列優
先順位回路７は、I/Oユニットを直列モード又は並列モ
ードに設定するための、４個の連動するスイッチ70a〜7
0d、ナンドゲート71、インバータ72、インバータ73、オ
アゲート74、フリップフロップ75及び76、遅延時間が40
nSの遅延線77、並びにナンドゲート78及び79から構成さ
れている。なお、スイッチ70が第２図に示す接続状態に
ある時、このI/Oユニットは並列モードである。

以下、上記構成の動作について説明する。

先ず、直列モードの場合について説明する。この場合、
スイッチ70は、第２図に示す接続状態とは逆に接続され
る。この結果、要求信号（RQDT）及び許可信号（ACDT）
は、並列優先順位回路７を通らずに直列I/O6を通るの
で、I/O6のバス支配権の優先順位は直列優先順位方式の
下に決定される。

次に、並列モードの場合について説明する。この場合、
スイッチ70の接続状態は第２図に示す通りである。

今、図示しないCPUが許可信号（ACDT）の送出を停止す
ると、許可線4bは“H"レベルとなり、ナンドゲート71の
出力は40nSの間“L"レベルになるので、フリップフロッ
プ75及び76は共にセットされる。そして、40nSを経過す
るとナンドゲート71の出力は“H"レベルになる。以下、
この状態を休止状態と呼ぶ。

次に、上記休止状態において、当該I/Oユニットに収納
されるI/O6a及び6bの双方から次期バス支配権を要求す
る要求信号（RQDT）が出力されたとする。すると、オア
ゲート74の出力は“H"レベルとなり、インバータ73の出
力は“L"レベルになるので、要求線4aを介して要求信号
（RQDT）が図示しないCPUに送られる。同時に、フリッ
プフロップ76のＤ端子は“L"レベルになる。上記要求信
号に応じて図示しないCPUが許可信号（ACDT）を出力す
ると、許可線4bは“L"レベルになり、インバータ72の出
力が“H"レベルになるのでフリップフロップ76の端子
が“H"レベルになる。そして、フリップフロップ75のＱ
端子は既に“H"レベルであるので、インバータ72の出力
が“H"レベルになってから40nsが経過すると、ナンドゲ
ート79が出力が“L"レベルとなり、許可信号が当該I/O
ユニットのI/O6に渡る。しかし、この場合、I/O6aの方
がI/O6bよりCPUに物理的に近い位置であるので、すなわ
ち優先順位が高いので、次期バス支配権はI/O6aが握る
ことになる。

次に、上記休止状態において、当該I/Oユニットより後
段の、図示しないI/Oユニットに収納されるI/Oから要求
信号が出力されたとする。すると、スイッチ70c、オア
ゲート74及びインバータ73を介して要求信号がCPUに送
られると同時に、フリップフロップ75のＤ端子が“L"レ
ベルになる。そして、CPUが許可信号を出力すると、イ
ンバータ72の出力は“H"レベルになり、フリップフロッ
プ75の端子の出力が“H"レベルになるので、ナンドゲ
ート78の一方の入力端子は“H"レベルになる。そして、
インバータ72の出力が“H"レベルになってから40nSが経
過すると、ナンドゲート78の他方の入力端子も“H"レベ
ルとなるのでナンドゲート78の出力は“L"レベルとな
り、その“L"レベル信号は許可信号として、スイッチ70
dを介して後段のI/Oユニットに送られる。

次に、上記休止状態において、当該I/Oユニットに収納
されているI/O6と、当該I/Oユニットより後段のI/Oユニ
ットに収納されているI/Oとから要求信号が出力された
とする。すると、上述のようにして要求信号がCPUに送
られると同時に、フリップフロップ75及び76のＤ端子が
共に“L"レベルになる。そして、CPUが許可信号を出力
すると、インバータ72の出力が“H"レベルになり、フリ
ップフロップ75及び76の端子が共に“H"レベルになる
一方、フリップフロップ75のＱ端子は“L"レベルにな
る。この結果、インバータ72の出力が“H"レベルになっ
てから40nSが経過すると、ナンドゲート78の出力は“L"
レベルになる。しかし、ナンドゲート79の３個の入力端
子の内の１個は、その出力が“L"レベルである、フリッ
プフロップ75のＱ端子に接続されているので、ナンドゲ
ート79の出力は“H"レベルデある。この結果、許可信号
は後段のI/Oユニットに送られることになる。すなわ
ち、並列モードにおけるI/Oユニットは、後段のI/Oユニ
ットよりもCPUに物理的に近い位置にあるにも拘わら
ず、バス支配権に対する優先順位は後段のI/Oユニット
よりも低位になる。

〔発明の効果〕

以上説明したように、本発明のバス優先制御方式によれ
ば、直列接続されている複数のI/Oユニットの各々に簡
単な回路構成の並列優先順位回路を設けることにより、
I/Oユニットのバス支配権に対する優先順位の変更が可
能になる。

【図面の簡単な説明】

第１図は本発明を実現するプロセッサの原理ブロック
図、第２図は本発明に係るI/Oユニットの一実施例を示す回
路図、及び第３図は従来のプロセッサのブロック図である。１……処理装置（CPU）、２……記憶装置（Ｍ）、３……チャネル制御装置（CHC）、４……交通バス、4a……要求線、 4b……許可線、５……入出力装置ユニット（I/Oユニット）、６……入出力装置（I/O）、７……並列優先順位回路（PPC）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者手島通神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開昭58−205237（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】処理装置（１）と、記憶装置（２）と、チ
ャネル制御装置（３）と、該チャネル制御装置（３）に
共通バス（４）を介して順次接続されている複数の入出
力装置ユニット（５）とを具備するプロセッサであっ
て、前記複数の入出力装置ユニット（５）の各々は、直列優
先順位方式によって前記チャネル制御装置（３）に対し
てより近い位置で前記共通バス（４）に接続されるもの
が優先して前記処理装置（１）にアクセスすることがで
きるように制御される複数の入出力装置（６）と、前記共通バス（４）に対する支配権に関して、自らの並
列優先順位回路（７）が属する入出力装置ユニット
（５）の優先順位を、該属する入出力装置ユニット
（５）より後段に接続される他の入出力装置ユニット
（５）より低くするように制御する並列優先順位回路
（７）と、前記複数の入出力装置（６）を前記共通バス（４）が含
む要求線および許可線に直接に接続する直列モードと、
前記並列優先順位回路（７）を介して、前記複数の入出
力装置（６）に接続する要求線および許可線、或いは、
前記後段に接続される他の入出力装置ユニット（５）に
接続する要求線および許可線と、前記処理装置（１）に
接続する要求線および許可線との間を接続する並列モー
ドとの間で切り換える切り換え手段（70a,70b,70c,70
d）とを備え、前記並列モードにおいては、前記並列優先順位回路
（７）は、前記後段に接続される他の入出力ユニット（５）から前
記処理装置（19）へのアクセスに関する要求があるとき
は、これを前記処置装置（１）に伝達し、且つ、該処理
装置（１）からの許可信号を、前記後段に接続される他
の入出力装置ユニット（５）に向けて伝達し、前記後段に接続される他の入出力装置ユニット（５）か
ら前記処理装置（19）へのアクセスに関する要求がない
ときは、自らの入出力装置ユニットの前記複数の入出力
装置（６）からの前記処理装置（19）へアクセスに関す
る要求があるときには、これを前記処理装置（１）に伝
達し、且つ、該処理装置（１）からの許可信号を、前記
自らの入出力装置ユニットの前記複数の入出力装置
（６）に向けて伝達することを特徴とするバス優先制御
方式。