JPH07101714B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07101714B2 JPH07101714B2 JP63174488A JP17448888A JPH07101714B2 JP H07101714 B2 JPH07101714 B2 JP H07101714B2 JP 63174488 A JP63174488 A JP 63174488A JP 17448888 A JP17448888 A JP 17448888A JP H07101714 B2 JPH07101714 B2 JP H07101714B2
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- floating gate
- control gate
- gate
- insulating film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に係り、特に１ビットが１
個のトランジスタで構成される電気的書き換え可能な読
み出し専用メモリEEPROMの改良に関するものである。
個のトランジスタで構成される電気的書き換え可能な読
み出し専用メモリEEPROMの改良に関するものである。
従来のEEPROMは例えば特公昭62−41431号公報に示され
ているように基本セルは２トランジスタで構成されてい
たが、集積度の向上に従って、チップ面積が増大する欠
点があった。この点を改良するために１トランジスタ構
成で電気的に一括消去できるEEPROM、即ちフラッシュEE
PROMが提案されている。
ているように基本セルは２トランジスタで構成されてい
たが、集積度の向上に従って、チップ面積が増大する欠
点があった。この点を改良するために１トランジスタ構
成で電気的に一括消去できるEEPROM、即ちフラッシュEE
PROMが提案されている。
第３図は例えばIEEE ジャーナル オブソリッド−ステ
ート サーキッツ，第SC−22巻，第５号,1987年,676−6
83頁（J.Solid−State Circuits,vol.SC−22,No.5,198
7,pp.676−683）に示されている従来の１トランジスタ
型フラッシュEEPROMを示す平面図と断面図である。この
図において、31は半導体基板、32は浮遊ゲート、33は制
御ゲート（ワード線）、34はソース拡散領域、35はドレ
イン拡散領域、36はアルミ配線（ビット線）、37はアル
ミ配線36とドレイン35との接続用コンタクトホール、38
は層間絶縁膜、39はフィールド酸化膜（分離領域）、40
はフィールド酸化膜39下のチャネルストッパ、41は浮遊
ゲート32と基板31間のゲート酸化膜、42は制御ゲート33
と基板31間のゲート酸化膜、43は制御ゲート33と浮遊ゲ
ート32間の層間絶縁膜である。第３図（ａ）が平面図で
あり、第３図（ｂ）は（ａ）のＡ−Ａ線での断面図、第
３図（ｃ）は（ａ）のＢ−Ｂ線での断面図である。
ート サーキッツ，第SC−22巻，第５号,1987年,676−6
83頁（J.Solid−State Circuits,vol.SC−22,No.5,198
7,pp.676−683）に示されている従来の１トランジスタ
型フラッシュEEPROMを示す平面図と断面図である。この
図において、31は半導体基板、32は浮遊ゲート、33は制
御ゲート（ワード線）、34はソース拡散領域、35はドレ
イン拡散領域、36はアルミ配線（ビット線）、37はアル
ミ配線36とドレイン35との接続用コンタクトホール、38
は層間絶縁膜、39はフィールド酸化膜（分離領域）、40
はフィールド酸化膜39下のチャネルストッパ、41は浮遊
ゲート32と基板31間のゲート酸化膜、42は制御ゲート33
と基板31間のゲート酸化膜、43は制御ゲート33と浮遊ゲ
ート32間の層間絶縁膜である。第３図（ａ）が平面図で
あり、第３図（ｂ）は（ａ）のＡ−Ａ線での断面図、第
３図（ｃ）は（ａ）のＢ−Ｂ線での断面図である。
この図に示すように従来のフラッシュEEPROMでは、浮遊
ゲート32のドレイン側の端部は制御ゲート33とセルフア
ラインになった積層構造をしており、浮遊ゲート32のそ
の他の端部は制御ゲート33で被覆されていた。このた
め、（ｂ）に示すようにメモリトランジスタのチャネル
部は浮遊ゲート32と制御ゲート33が直列接続した構造を
していた。
ゲート32のドレイン側の端部は制御ゲート33とセルフア
ラインになった積層構造をしており、浮遊ゲート32のそ
の他の端部は制御ゲート33で被覆されていた。このた
め、（ｂ）に示すようにメモリトランジスタのチャネル
部は浮遊ゲート32と制御ゲート33が直列接続した構造を
していた。
従来のフラッシュEEPROMは以上のように構成されている
ので、次のような問題点があった。
ので、次のような問題点があった。
制御ゲートと浮遊ゲートとのマスク合わせにずれが生ず
ると、浮遊ゲートのチャネル長および制御ゲートと浮遊
ゲートとの積層部の面積が変化し、一定しない。このた
め、メモリセルの結合容量が一定せず、メモリセルの書
き込み深さや、読み出し電流がバラつく。また、メモリ
トランジスタのチャネル長が長いため、セル面積が比較
的大きくチャネル抵抗も高くなり、セル電流が小さくな
る。
ると、浮遊ゲートのチャネル長および制御ゲートと浮遊
ゲートとの積層部の面積が変化し、一定しない。このた
め、メモリセルの結合容量が一定せず、メモリセルの書
き込み深さや、読み出し電流がバラつく。また、メモリ
トランジスタのチャネル長が長いため、セル面積が比較
的大きくチャネル抵抗も高くなり、セル電流が小さくな
る。
この発明は上記のような問題点を解消するためになされ
たもので、セル面積が小さく、セルフアライン的にチャ
ネル長が決まり、制御ゲートと浮遊ゲートとの容量結合
比が一定にできる半導体記憶装置を得ることを目的とす
る。
たもので、セル面積が小さく、セルフアライン的にチャ
ネル長が決まり、制御ゲートと浮遊ゲートとの容量結合
比が一定にできる半導体記憶装置を得ることを目的とす
る。
この発明に係る半導体記憶装置は、第１導電型を有する
半導体基板と、該半導体基板の主表面に素子形成領域を
区画するための素子分離用のフィールド酸化膜と、上記
半導体基板の主表面上に第１の絶縁膜を介して形成され
た浮遊ゲート電極としての第１の導電層と、該第１の導
電層の側壁部および上部に第２の絶縁膜を介して形成さ
れた制御ゲート電極としての第２の導電層と、上記半導
体基板の主表面に形成された第２導電型を有するソース
およびドレインとしての第３の導電層とを備え、上記第
１の導電層の側壁部に形成された第２の導電層は上記第
１の導電層の上部に形成された第２の導電層と電気的に
接続されており、上記素子形成領域に存在する上記第１
の導電層の側壁部に形成された上記第２の導電層と上記
素子形成領域に存在する上記第１の導電層の上部に形成
された上記第２の導電層との間には空隙が存在し、上記
素子形成領域に存在する上記第１の導電層の側壁部に形
成された上記第２の導電層は上記素子形成領域に存在す
る上記第１の導電層の上部には延在しないように構成し
たものである。
半導体基板と、該半導体基板の主表面に素子形成領域を
区画するための素子分離用のフィールド酸化膜と、上記
半導体基板の主表面上に第１の絶縁膜を介して形成され
た浮遊ゲート電極としての第１の導電層と、該第１の導
電層の側壁部および上部に第２の絶縁膜を介して形成さ
れた制御ゲート電極としての第２の導電層と、上記半導
体基板の主表面に形成された第２導電型を有するソース
およびドレインとしての第３の導電層とを備え、上記第
１の導電層の側壁部に形成された第２の導電層は上記第
１の導電層の上部に形成された第２の導電層と電気的に
接続されており、上記素子形成領域に存在する上記第１
の導電層の側壁部に形成された上記第２の導電層と上記
素子形成領域に存在する上記第１の導電層の上部に形成
された上記第２の導電層との間には空隙が存在し、上記
素子形成領域に存在する上記第１の導電層の側壁部に形
成された上記第２の導電層は上記素子形成領域に存在す
る上記第１の導電層の上部には延在しないように構成し
たものである。
この発明においては、浮遊ゲートを形成した後、制御ゲ
ートを形成する際、浮遊ゲート側壁部の制御ゲートは自
己整合的に形成することにより、制御ゲートはソース側
側壁部のみで基板との間でチャネルを形成するため、メ
モリトランジスタのチャネル長は実質的に浮遊ゲート長
で決まることになり、セル面積が小さくなる。また、浮
遊ゲートと制御ゲート間の容量結合比は大部分が浮遊ゲ
ート上の制御ゲートと浮遊ゲート間の積層部分で決まる
ため、パターン形成時のアライメントずれによる容量結
合比の変動はほとんど生じない。
ートを形成する際、浮遊ゲート側壁部の制御ゲートは自
己整合的に形成することにより、制御ゲートはソース側
側壁部のみで基板との間でチャネルを形成するため、メ
モリトランジスタのチャネル長は実質的に浮遊ゲート長
で決まることになり、セル面積が小さくなる。また、浮
遊ゲートと制御ゲート間の容量結合比は大部分が浮遊ゲ
ート上の制御ゲートと浮遊ゲート間の積層部分で決まる
ため、パターン形成時のアライメントずれによる容量結
合比の変動はほとんど生じない。
以下、この発明の一実施例を図について説明する。
第１図（ａ）はこの発明の一実施例による半導体記憶装
置を示す平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
線での断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ線
での断面図である。第１図において、１は半導体基板、
２は浮遊ゲート、３は制御ゲート（ワード線）、４はメ
モリトランジスタのソース領域、５はメモリトランジス
タのドレイン領域、６はアルミ配線（ビット線）、７は
アルミ配線６とドレイン５との接続コンタクトホール、
８は層間絶縁膜、９はフィールド酸化膜（分離領域）、
10はフィールド酸化膜９下のチャネルストッパ、11は浮
遊ゲート２と基板１間のゲート酸化膜、12は制御ゲート
３と基板１間のゲート酸化膜、13は制御ゲート３と浮遊
ゲート２間の層間絶縁膜である。
置を示す平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
線での断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ線
での断面図である。第１図において、１は半導体基板、
２は浮遊ゲート、３は制御ゲート（ワード線）、４はメ
モリトランジスタのソース領域、５はメモリトランジス
タのドレイン領域、６はアルミ配線（ビット線）、７は
アルミ配線６とドレイン５との接続コンタクトホール、
８は層間絶縁膜、９はフィールド酸化膜（分離領域）、
10はフィールド酸化膜９下のチャネルストッパ、11は浮
遊ゲート２と基板１間のゲート酸化膜、12は制御ゲート
３と基板１間のゲート酸化膜、13は制御ゲート３と浮遊
ゲート２間の層間絶縁膜である。
この半導体記憶装置は、半導体基板１の主表面上に形成
される浮遊ゲートトランジスタと制御ゲートトランジス
タとを含む。浮遊ゲートトランジスタの浮遊ゲート２
は、半導体基板１の主表面上に形成されたドレイン５と
絶縁膜11を介して一部重なっている。制御ゲートトラン
ジスタは制御ゲート３と半導体基板１の主表面上の絶縁
膜12とを含む。制御ゲート３は、層間絶縁膜13を介して
浮遊ゲート２上に積層している。また浮遊ゲート２のソ
ース側側壁部には絶縁膜を介して制御ゲート３が配置さ
れる。浮遊ゲート２の側壁部に配置された制御ゲート３
と浮遊ゲート２の上部に積層された制御ゲート３とは、
第１図（ａ）に示されているように同一ワード線内の少
なくとも一ヶ所で接続している。浮遊ゲートトランジス
タと制御ゲートトランジスタはソース４とドレイン５に
対して直列に配置され、浮遊ゲート２がドレイン側に制
御ゲート３がソース側に位置する。制御ゲートトランジ
スタのゲート絶縁膜12と浮遊ゲートトランジスタのゲー
ト絶縁膜11とはその膜厚が同一であっても、異なってい
てもどちらでもよい。ソース４とドレイン５は半導体基
板１と逆導電型を持ち、制御ゲート３および浮遊ゲート
２に対して自己整合で形成される。
される浮遊ゲートトランジスタと制御ゲートトランジス
タとを含む。浮遊ゲートトランジスタの浮遊ゲート２
は、半導体基板１の主表面上に形成されたドレイン５と
絶縁膜11を介して一部重なっている。制御ゲートトラン
ジスタは制御ゲート３と半導体基板１の主表面上の絶縁
膜12とを含む。制御ゲート３は、層間絶縁膜13を介して
浮遊ゲート２上に積層している。また浮遊ゲート２のソ
ース側側壁部には絶縁膜を介して制御ゲート３が配置さ
れる。浮遊ゲート２の側壁部に配置された制御ゲート３
と浮遊ゲート２の上部に積層された制御ゲート３とは、
第１図（ａ）に示されているように同一ワード線内の少
なくとも一ヶ所で接続している。浮遊ゲートトランジス
タと制御ゲートトランジスタはソース４とドレイン５に
対して直列に配置され、浮遊ゲート２がドレイン側に制
御ゲート３がソース側に位置する。制御ゲートトランジ
スタのゲート絶縁膜12と浮遊ゲートトランジスタのゲー
ト絶縁膜11とはその膜厚が同一であっても、異なってい
てもどちらでもよい。ソース４とドレイン５は半導体基
板１と逆導電型を持ち、制御ゲート３および浮遊ゲート
２に対して自己整合で形成される。
また、第２図（ａ）はこの実施例による半導体記憶装置
の１ビット等価回路図、第２図（ｂ）は４ビットをアレ
イ配置したときの等価回路図である。
の１ビット等価回路図、第２図（ｂ）は４ビットをアレ
イ配置したときの等価回路図である。
次に、第１図（ａ）ないし第１図（ｃ）、第２図
（ａ），（ｂ）を参照して動作について述べる。浮遊ゲ
ート２に電子が注入されるときには、制御ゲート３には
書き込み電圧VCP,ドレイン５にはVDPが印加され、ソー
ス４と基板１は接地電位に保たれる。このとき浮遊ゲー
ト２の電位は制御ゲート３と浮遊ゲート２間の容量結合
によりVFPとなる。その結果、制御ゲートトランジスタ
と浮遊ゲートトランジスタはオン状態となる。そして、
ドレイン端近傍でいわゆるチャネルホットエレクトロン
の一部がゲート絶縁膜11のポテンシャルバリアを越えて
浮遊ゲート２へ突入し、そこで保持される。この動作は
通常のEPROMの書き込み動作と同じである。
（ａ），（ｂ）を参照して動作について述べる。浮遊ゲ
ート２に電子が注入されるときには、制御ゲート３には
書き込み電圧VCP,ドレイン５にはVDPが印加され、ソー
ス４と基板１は接地電位に保たれる。このとき浮遊ゲー
ト２の電位は制御ゲート３と浮遊ゲート２間の容量結合
によりVFPとなる。その結果、制御ゲートトランジスタ
と浮遊ゲートトランジスタはオン状態となる。そして、
ドレイン端近傍でいわゆるチャネルホットエレクトロン
の一部がゲート絶縁膜11のポテンシャルバリアを越えて
浮遊ゲート２へ突入し、そこで保持される。この動作は
通常のEPROMの書き込み動作と同じである。
浮遊ゲート２から電子を引き抜くときには、制御ゲート
３と基板１は接地電位として、ソース４は浮遊状態にす
る。このときドレイン５には消去電位VDEが印加され、
ドレイン５と浮遊ゲート26の重なり部分のゲート絶縁膜
11を通してファウラー−ノルトハイム トンネリング
（Fowler−Nordheim Tunneling）によって浮遊ゲート２
中の電子をドレイン５へ引き抜く。
３と基板１は接地電位として、ソース４は浮遊状態にす
る。このときドレイン５には消去電位VDEが印加され、
ドレイン５と浮遊ゲート26の重なり部分のゲート絶縁膜
11を通してファウラー−ノルトハイム トンネリング
（Fowler−Nordheim Tunneling）によって浮遊ゲート２
中の電子をドレイン５へ引き抜く。
読み出し時には、制御ゲート３を読み出し電位VCRとし
制御ゲートトランジスタをオン状態にする。このときソ
ース４は接地電位とし、ドレイン５に電圧VDRが印加さ
れる。この状態で浮遊ゲートトランジスタがオンかオフ
かによってメモリトランジスタ全体のオン／オフが決ま
り、浮遊ゲート２のバイナリ状態が判定される。なお、
書き込み時と読み出し時には、選択されたビット線とワ
ード線のみに所定の電圧が印加される。消去時、即ち浮
遊ゲート２からドレイン５へ電子を引き抜くときには、
全てビット線に消去電圧VDRが印加され、全てのソース
線は浮遊状態にされる。この結果、消去は全ビット一括
で行われる。また、電圧VCP,VDP,VCR,VDRは同一であっ
てもいいし、異なっていてもかまわない。
制御ゲートトランジスタをオン状態にする。このときソ
ース４は接地電位とし、ドレイン５に電圧VDRが印加さ
れる。この状態で浮遊ゲートトランジスタがオンかオフ
かによってメモリトランジスタ全体のオン／オフが決ま
り、浮遊ゲート２のバイナリ状態が判定される。なお、
書き込み時と読み出し時には、選択されたビット線とワ
ード線のみに所定の電圧が印加される。消去時、即ち浮
遊ゲート２からドレイン５へ電子を引き抜くときには、
全てビット線に消去電圧VDRが印加され、全てのソース
線は浮遊状態にされる。この結果、消去は全ビット一括
で行われる。また、電圧VCP,VDP,VCR,VDRは同一であっ
てもいいし、異なっていてもかまわない。
この実施例に係るフラッシュEEPROMの製造プロセスを第
４図（ａ）ないし第４図（ｆ）を参照して説明する。ま
ず基板１が準備され、その上に素子分離用フィールド酸
化膜９とチャネルストッパ10が形成される（第４図
（ａ））。次にゲート絶縁膜11が形成され、第１の導電
層２がゲート絶縁層11の上に形成される。この第１の導
電層２はｎ型にドープされている。第１導電層２上に例
えばシリコン酸化膜，シリコン窒化膜の２層構造を持つ
絶縁層13が形成され、浮遊ゲート２のパターンがエッチ
ングによって形成される（第４図（ｂ））。浮遊ゲート
２の存在しない領域の第１ゲート絶縁膜11がエッチング
により除去された後、第２ゲート絶縁膜12が熱酸化によ
って形成される。このとき、浮遊ゲート２上の絶縁膜13
は表面がシリコン窒化膜のためほとんど酸化されない
が、絶縁膜13の存在しない浮遊ゲート２の側壁部は比較
的厚いシリコン酸化膜が形成される。次に第２の導電層
３がデポされる（第４図（ｃ））。この後、ｎ型にドー
プされた第２の導電層３のパターンがフォトリソグラフ
ィーとエッチング技術によって形成される。このときの
エッチングに非等方性エッチングを用いることにより浮
遊ゲート２の側壁部に第２の導電層3aを、いわゆるサイ
ドウォールとして自己整合で残す（第４図（ｄ））。次
に第２導電層３上のフォトレジスト20を残したまま、新
たにフォトレジストを塗布し、ソース側に相当する側壁
部の第２導電層3aを被覆し、ドレイン側に相当する側壁
部の第２導電層3bを被覆しないようなフォトレジストパ
ターンを形成した後、エッチングにより第２導電層3bを
除去し、その後全てのフォトレジストを除去する（第４
図（ｅ））。以下通常のプロセスフローに従って、基板
１と逆導電型を有するソース領域4,ドレイン領域５が形
成され、層間絶縁膜８が被着される。さらにコンタクト
ホール７とアルミ配線６などが形成され（第４図
（ｆ））、最後に表面保護膜が形成されこの実施例に係
るフラッシュEEPROMが完成される。
４図（ａ）ないし第４図（ｆ）を参照して説明する。ま
ず基板１が準備され、その上に素子分離用フィールド酸
化膜９とチャネルストッパ10が形成される（第４図
（ａ））。次にゲート絶縁膜11が形成され、第１の導電
層２がゲート絶縁層11の上に形成される。この第１の導
電層２はｎ型にドープされている。第１導電層２上に例
えばシリコン酸化膜，シリコン窒化膜の２層構造を持つ
絶縁層13が形成され、浮遊ゲート２のパターンがエッチ
ングによって形成される（第４図（ｂ））。浮遊ゲート
２の存在しない領域の第１ゲート絶縁膜11がエッチング
により除去された後、第２ゲート絶縁膜12が熱酸化によ
って形成される。このとき、浮遊ゲート２上の絶縁膜13
は表面がシリコン窒化膜のためほとんど酸化されない
が、絶縁膜13の存在しない浮遊ゲート２の側壁部は比較
的厚いシリコン酸化膜が形成される。次に第２の導電層
３がデポされる（第４図（ｃ））。この後、ｎ型にドー
プされた第２の導電層３のパターンがフォトリソグラフ
ィーとエッチング技術によって形成される。このときの
エッチングに非等方性エッチングを用いることにより浮
遊ゲート２の側壁部に第２の導電層3aを、いわゆるサイ
ドウォールとして自己整合で残す（第４図（ｄ））。次
に第２導電層３上のフォトレジスト20を残したまま、新
たにフォトレジストを塗布し、ソース側に相当する側壁
部の第２導電層3aを被覆し、ドレイン側に相当する側壁
部の第２導電層3bを被覆しないようなフォトレジストパ
ターンを形成した後、エッチングにより第２導電層3bを
除去し、その後全てのフォトレジストを除去する（第４
図（ｅ））。以下通常のプロセスフローに従って、基板
１と逆導電型を有するソース領域4,ドレイン領域５が形
成され、層間絶縁膜８が被着される。さらにコンタクト
ホール７とアルミ配線６などが形成され（第４図
（ｆ））、最後に表面保護膜が形成されこの実施例に係
るフラッシュEEPROMが完成される。
このようなフラッシュEEPROMでは、セルフアライン的に
制御ゲートトランジスタのチャネル長が決まり、メモリ
トランジスタのチャネル長は実質的に浮遊ゲート長で決
まることになるので、従来のフラッシュEEPOMに比べて
セル面積が小さくなる。また、制御ゲートと浮遊ゲート
との積層部の面積が一定となるので、制御ゲートと浮遊
ゲートとの容量結合比が一定となる。
制御ゲートトランジスタのチャネル長が決まり、メモリ
トランジスタのチャネル長は実質的に浮遊ゲート長で決
まることになるので、従来のフラッシュEEPOMに比べて
セル面積が小さくなる。また、制御ゲートと浮遊ゲート
との積層部の面積が一定となるので、制御ゲートと浮遊
ゲートとの容量結合比が一定となる。
以上のように、この発明に係る半導体記憶装置によれ
ば、第１導電型を有する半導体基板と、該半導体基板の
主表面に素子形成領域を区画するための素子分離用のフ
ィールド酸化膜と、上記半導体基板の主表面上に第１の
絶縁膜を介して形成された浮遊ゲート電極としての第１
の導電層と、該第１の導電層の側壁部および上部に第２
の絶縁膜を介して形成された制御ゲート電極としての第
２の導電層と、上記半導体基板の主表面に形成された第
２導電型を有するソースおよびドレインとしての第３の
導電層とを備え、上記第１の導電層の側壁部に形成され
た第２の導電層は上記第１の導電層の上部に形成された
第２の導電層と電気的に接続されており、上記素子形成
領域に存在する上記第１の導電層の側壁部に形成された
上記第２の導電層と上記素子形成領域に存在する上記第
１の導電層の上部に形成された上記第２の導電層との間
には空隙が存在し、上記素子形成領域に存在する上記第
１の導電層の側壁部に形成された上記第２の導電層は上
記素子形成領域に存在する上記第１の導電層の上部には
延在しないように構成するようにしたので、素子形成領
域に存在する第１の導電層の側壁部に形成すべき第２の
導電層を、自己整合的に形成することができ、自己整合
的にチャネル長が決まり、パターン形成時のアライメン
トのずれによる結合容量の殆どなくすことができ、制御
ゲートと浮遊ゲートとの容量結合比を一定にすることが
できるとともに、セル面積もほとんど増大させることな
しに、高集積化に適した半導体記憶装置を得られる効果
がある。
ば、第１導電型を有する半導体基板と、該半導体基板の
主表面に素子形成領域を区画するための素子分離用のフ
ィールド酸化膜と、上記半導体基板の主表面上に第１の
絶縁膜を介して形成された浮遊ゲート電極としての第１
の導電層と、該第１の導電層の側壁部および上部に第２
の絶縁膜を介して形成された制御ゲート電極としての第
２の導電層と、上記半導体基板の主表面に形成された第
２導電型を有するソースおよびドレインとしての第３の
導電層とを備え、上記第１の導電層の側壁部に形成され
た第２の導電層は上記第１の導電層の上部に形成された
第２の導電層と電気的に接続されており、上記素子形成
領域に存在する上記第１の導電層の側壁部に形成された
上記第２の導電層と上記素子形成領域に存在する上記第
１の導電層の上部に形成された上記第２の導電層との間
には空隙が存在し、上記素子形成領域に存在する上記第
１の導電層の側壁部に形成された上記第２の導電層は上
記素子形成領域に存在する上記第１の導電層の上部には
延在しないように構成するようにしたので、素子形成領
域に存在する第１の導電層の側壁部に形成すべき第２の
導電層を、自己整合的に形成することができ、自己整合
的にチャネル長が決まり、パターン形成時のアライメン
トのずれによる結合容量の殆どなくすことができ、制御
ゲートと浮遊ゲートとの容量結合比を一定にすることが
できるとともに、セル面積もほとんど増大させることな
しに、高集積化に適した半導体記憶装置を得られる効果
がある。
第１図はこの発明の一実施例によるフラッシュEEPROMを
示す図、第２図はその等価回路を示す図、第３図は従来
のフラッシュEEPROMを示す図、第４図は第１図のフラッ
シュEEPROMの製造プロセスを説明するための図である。 図において、１は半導体基板、２は浮遊ゲート、３は制
御ゲート、４はソース領域、５はドレイン領域、６はア
ルミ配線、７はコンタクトホール、８は層間絶縁膜、９
はフィールド酸化膜、10はチャネルストッパ、11は浮遊
ゲート絶縁膜、12は制御ゲート絶縁膜、13は浮遊ゲート
と制御ゲート間の層間絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
示す図、第２図はその等価回路を示す図、第３図は従来
のフラッシュEEPROMを示す図、第４図は第１図のフラッ
シュEEPROMの製造プロセスを説明するための図である。 図において、１は半導体基板、２は浮遊ゲート、３は制
御ゲート、４はソース領域、５はドレイン領域、６はア
ルミ配線、７はコンタクトホール、８は層間絶縁膜、９
はフィールド酸化膜、10はチャネルストッパ、11は浮遊
ゲート絶縁膜、12は制御ゲート絶縁膜、13は浮遊ゲート
と制御ゲート間の層間絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 Ｇ１１Ｃ 17/00 ３０７ Ｄ (72)発明者 渡部 毅代登 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭64−7569（ＪＰ，Ａ) 特開 昭58−115865（ＪＰ，Ａ) 特開 昭62−291180（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型を有する半導体基板と、 該半導体基板の主表面に素子形成領域を区画するための
素子分離用のフィールド酸化膜と、 上記半導体基板の主表面上に第１の絶縁膜を介して形成
された浮遊ゲート電極としての第１の導電層と、 該第１の導電層の側壁部および上部に第２の絶縁膜を介
して形成された制御ゲート電極としての第２の導電層
と、 上記半導体基板の主表面に形成された第２導電型を有す
るソースおよびドレインとしての第３の導電層とを備
え、 上記第１の導電層の側壁部に形成された第２の導電層は
上記第１の導電層の上部に形成された第２の導電層と電
気的に接続されており、 上記素子形成領域に存在する上記第１の導電層の側壁部
に形成された上記第２の導電層と上記素子形成領域に存
在する上記第１の導電層の上部に形成された上記第２の
導電層との間には空隙が存在し、 上記素子形成領域に存在する上記第１の導電層の側壁部
に形成された上記第２の導電層は上記素子形成領域に存
在する上記第１の導電層の上部には延在しないことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174488A JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174488A JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223672A JPH0223672A (ja) | 1990-01-25 |
| JPH07101714B2 true JPH07101714B2 (ja) | 1995-11-01 |
Family
ID=15979360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174488A Expired - Lifetime JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101714B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598523B2 (ja) * | 1989-09-20 | 1997-04-09 | 三星電子株式會社 | 不揮発性の半導体記憶装置及びその製造方法 |
| JP2635831B2 (ja) * | 1991-01-28 | 1997-07-30 | 株式会社東芝 | 半導体装置 |
| JP2658907B2 (ja) * | 1994-09-29 | 1997-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH09237845A (ja) * | 1996-02-28 | 1997-09-09 | Ricoh Co Ltd | 不揮発性半導体メモリ装置とその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783065B2 (ja) * | 1987-06-29 | 1995-09-06 | 日本電気株式会社 | 半導体不揮発性メモリの製造方法 |
-
1988
- 1988-07-12 JP JP63174488A patent/JPH07101714B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223672A (ja) | 1990-01-25 |
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