JPH0783065B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JPH0783065B2 JPH0783065B2 JP16374187A JP16374187A JPH0783065B2 JP H0783065 B2 JPH0783065 B2 JP H0783065B2 JP 16374187 A JP16374187 A JP 16374187A JP 16374187 A JP16374187 A JP 16374187A JP H0783065 B2 JPH0783065 B2 JP H0783065B2
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- JP
- Japan
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- insulating film
- polycrystalline silicon
- silicon layer
- gate insulating
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体不揮発性メモリの製造方法に関する。
不揮発性メモリとしてはチャネル注入型の不揮発性メモ
リが主流となっている。
リが主流となっている。
従来、この種のチャネル注入構造を持つ半導体メモリー
素子においては、ソースおよびドレイン領域を制御ゲー
トに対して自己整合的に形成し、さらにメモリーセル縮
小化のため、それらソースおよびドレイン領域の接合深
さを浅くしてパンチスルーを防止するとともに、ドレイ
ン接合部でのホットエレクトロン注入による浮遊ゲート
への電荷の注入効率を上げるという構成が採用されてい
た。しかし、この構成では、ソースの接合深さが浅いた
め、ソース抵抗が増大し、セルの書込特性が悪化すると
いう欠点がある。特に、セル・アレイにおいてはその影
響は大きい。このような欠点をなくすために、ドレイン
側の接合は浅く、ソース側の接合は深く形成したチャネ
ル注入構造の半導体不揮発性メモリが知られている。
素子においては、ソースおよびドレイン領域を制御ゲー
トに対して自己整合的に形成し、さらにメモリーセル縮
小化のため、それらソースおよびドレイン領域の接合深
さを浅くしてパンチスルーを防止するとともに、ドレイ
ン接合部でのホットエレクトロン注入による浮遊ゲート
への電荷の注入効率を上げるという構成が採用されてい
た。しかし、この構成では、ソースの接合深さが浅いた
め、ソース抵抗が増大し、セルの書込特性が悪化すると
いう欠点がある。特に、セル・アレイにおいてはその影
響は大きい。このような欠点をなくすために、ドレイン
側の接合は浅く、ソース側の接合は深く形成したチャネ
ル注入構造の半導体不揮発性メモリが知られている。
第２図（ａ）〜（ｆ）は従来の半導体不揮発性メモリの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の主表
面に素子分離用のフィールド絶縁膜２を選択的に設けて
素子形成領域を区画し、この素子形成領域の表面に第１
のゲート絶縁膜３を形成する。次に、全面に多結晶シリ
コン層４を堆積して選択的にエッチングし、浮遊ゲート
電極およびドレイン形成領域上を被覆する。
面に素子分離用のフィールド絶縁膜２を選択的に設けて
素子形成領域を区画し、この素子形成領域の表面に第１
のゲート絶縁膜３を形成する。次に、全面に多結晶シリ
コン層４を堆積して選択的にエッチングし、浮遊ゲート
電極およびドレイン形成領域上を被覆する。
次に、第２図（ｂ）に示すように、多結晶シリコン層４
の表面を熱酸化して第２のゲート絶縁膜５を形成する。
次に、全面に多結晶シリコン層６を堆積し、前記素子形
成領域の多結晶シリコン層６の上にゲート電極形成用パ
ターンを有するホトレジスト膜７を選択的に形成する。
の表面を熱酸化して第２のゲート絶縁膜５を形成する。
次に、全面に多結晶シリコン層６を堆積し、前記素子形
成領域の多結晶シリコン層６の上にゲート電極形成用パ
ターンを有するホトレジスト膜７を選択的に形成する。
次に、第２図（ｃ）に示すように、ホトレジスト膜７を
マスクとして多結晶シリコン層６をエッチングして制御
ゲート電極８を形成し、次いで、再度ホトレジスト膜７
をマスクとして第１および第２のゲート絶縁膜3,5並び
に多結晶シリコン層４を順次エッチッングして浮遊ゲー
ト電極11を形成し、ホトレジスト膜７を除去する。
マスクとして多結晶シリコン層６をエッチングして制御
ゲート電極８を形成し、次いで、再度ホトレジスト膜７
をマスクとして第１および第２のゲート絶縁膜3,5並び
に多結晶シリコン層４を順次エッチッングして浮遊ゲー
ト電極11を形成し、ホトレジスト膜７を除去する。
次に、第２図（ｄ）に示すように、全面にホトレジスト
膜14を塗布しパターニングして前記素子形成領域のドレ
イン形成領域をマスキングする。次に、ホトレジスト膜
14と制御ゲート電極８およびフィールド絶縁膜２をマス
クとしてＮ型不純物をイオン注入し前記素子形成領域内
にソース領域９を形成する。
膜14を塗布しパターニングして前記素子形成領域のドレ
イン形成領域をマスキングする。次に、ホトレジスト膜
14と制御ゲート電極８およびフィールド絶縁膜２をマス
クとしてＮ型不純物をイオン注入し前記素子形成領域内
にソース領域９を形成する。
次に、第２図（ｅ）に示すように、ホトレジスト膜14を
除去し、制御ゲート電極８およびフィールド絶縁膜２を
マスクとしてＮ型不純物をイオン注入しソース領域９よ
りも浅いドレイン領域10を形成する。
除去し、制御ゲート電極８およびフィールド絶縁膜２を
マスクとしてＮ型不純物をイオン注入しソース領域９よ
りも浅いドレイン領域10を形成する。
次に、第２図（ｆ）に示すように、全面に層間絶縁膜13
を堆積し、選択的にエッチングしてソース領域９および
ドレイン領域10のコンタクト用開口部を設ける。次に、
前記開口部のソース領域９およびドレイン領域10のそれ
ぞれとコンタクトする電極配線13を選択的に設ける。
を堆積し、選択的にエッチングしてソース領域９および
ドレイン領域10のコンタクト用開口部を設ける。次に、
前記開口部のソース領域９およびドレイン領域10のそれ
ぞれとコンタクトする電極配線13を選択的に設ける。
上述した従来の半導体不揮発性メモリの製造方法は、浅
いドレイン領域と、深いソース領域の異なる深さの拡散
領域を形成するのに、ホトレジスト膜によるマスクを使
用するため、目合わせ工程等が必要であり、工程を複雑
化していたという問題点がある。
いドレイン領域と、深いソース領域の異なる深さの拡散
領域を形成するのに、ホトレジスト膜によるマスクを使
用するため、目合わせ工程等が必要であり、工程を複雑
化していたという問題点がある。
本発明の目的は工程を簡素化した半導体不揮発性メモリ
の製造方法を提供することにある。
の製造方法を提供することにある。
本発明の半導体不揮発性メモリの製造方法は、一導電型
半導体基板の主表面に素子分離用のフィールド絶縁膜を
選択的に形成して素子形成領域を区画し該素子形成領域
の表面に第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜を含む表面に第１の多結晶シリコン層
を堆積してパターニングし前記第１のゲート絶縁膜上の
浮遊ゲート電極およびドレイン形成領域上を被覆する工
程と、前記第１の多結晶シリコン層の表面に第２のゲー
ト絶縁膜を形成する工程と、前記第１および第２のゲー
ト絶縁膜を含む表面に第２の多結晶シリコン層を堆積し
た後前記素子形成領域上の前記第２の多結晶シリコン層
上にゲート電極形成用パターンを有するホトレジスト膜
を選択的に形成する工程と、前記ホトレジスト膜をマス
クとして前記第２の多結晶シリコン層をエッチングして
制御ゲート電極を形成する工程と、前記ホトレジスト膜
およびフィールド絶縁膜をマスクとして逆導電型の不純
物をイオン注入し前記素子領域内に深いソース領域およ
び浅いドレイン領域を形成する工程と、前記ホトレジス
ト膜をマスクとして前記ドレンイ領域上の第２のゲート
絶縁膜および第１の多結晶シリコン層を順次エッチング
して浮遊ゲート電極を形成する工程とを含んで構成され
る。
半導体基板の主表面に素子分離用のフィールド絶縁膜を
選択的に形成して素子形成領域を区画し該素子形成領域
の表面に第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜を含む表面に第１の多結晶シリコン層
を堆積してパターニングし前記第１のゲート絶縁膜上の
浮遊ゲート電極およびドレイン形成領域上を被覆する工
程と、前記第１の多結晶シリコン層の表面に第２のゲー
ト絶縁膜を形成する工程と、前記第１および第２のゲー
ト絶縁膜を含む表面に第２の多結晶シリコン層を堆積し
た後前記素子形成領域上の前記第２の多結晶シリコン層
上にゲート電極形成用パターンを有するホトレジスト膜
を選択的に形成する工程と、前記ホトレジスト膜をマス
クとして前記第２の多結晶シリコン層をエッチングして
制御ゲート電極を形成する工程と、前記ホトレジスト膜
およびフィールド絶縁膜をマスクとして逆導電型の不純
物をイオン注入し前記素子領域内に深いソース領域およ
び浅いドレイン領域を形成する工程と、前記ホトレジス
ト膜をマスクとして前記ドレンイ領域上の第２のゲート
絶縁膜および第１の多結晶シリコン層を順次エッチング
して浮遊ゲート電極を形成する工程とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型シリコン基板１の主表
面に素子分離用のフィールド絶縁膜２を選択的に設けて
素子形成領域を区画し、この素子形成領域の表面に第１
のゲート絶縁膜３を形成する。次に、ゲート絶縁膜３を
含む表面に第１の多結晶シリコン層４を堆積してパター
ニングし、浮遊ゲート電極およびドレイン形成領域上を
被覆する。
面に素子分離用のフィールド絶縁膜２を選択的に設けて
素子形成領域を区画し、この素子形成領域の表面に第１
のゲート絶縁膜３を形成する。次に、ゲート絶縁膜３を
含む表面に第１の多結晶シリコン層４を堆積してパター
ニングし、浮遊ゲート電極およびドレイン形成領域上を
被覆する。
次に、第１図（ｂ）に示すように、多結晶シリコン層４
の表面を熱酸化して第２のゲート絶縁膜５を形成する。
次に、第１および第２のゲート絶縁膜3,5を含む表面に
第２の多結晶シリコン層６を堆積し、前記素子形成領域
の多結晶シリコン層６の上にゲート電極形成用パターン
を有するホトレジスト膜７を選択的に形成する。
の表面を熱酸化して第２のゲート絶縁膜５を形成する。
次に、第１および第２のゲート絶縁膜3,5を含む表面に
第２の多結晶シリコン層６を堆積し、前記素子形成領域
の多結晶シリコン層６の上にゲート電極形成用パターン
を有するホトレジスト膜７を選択的に形成する。
次に、第１図（ｃ）に示すように、ホトレジスト膜７を
マスクとして多結晶シリコン層６をエッチングして制御
ゲート電極８を形成する。次に、ホトレジスト膜７とフ
ィールド絶縁膜２をマスクとしてＮ型不純物をイオン注
入し、深いソース領域９と浅いドレイン領域10を形成す
る。
マスクとして多結晶シリコン層６をエッチングして制御
ゲート電極８を形成する。次に、ホトレジスト膜７とフ
ィールド絶縁膜２をマスクとしてＮ型不純物をイオン注
入し、深いソース領域９と浅いドレイン領域10を形成す
る。
次に、第１図（ｄ）に示すように、ホトレジスト膜７を
マスクとしてソース領域９の上のゲート絶縁膜３とドレ
イン領域10の上のゲート絶縁膜５および多結晶シリコン
層４をエッチングして除去し、浮遊ゲート電極11を形成
する。
マスクとしてソース領域９の上のゲート絶縁膜３とドレ
イン領域10の上のゲート絶縁膜５および多結晶シリコン
層４をエッチングして除去し、浮遊ゲート電極11を形成
する。
次に、第１図（ｅ）に示すように、全面に層間絶縁膜12
を堆積し、選択的にエッチングしてソース領域９および
ドレイン領域10のコンタクト用開口部を設け、前記開口
部のソース領域９およびドレイン領域10のそれぞれとコ
ンタクトする電極13を選択的に形成し半導体不揮発性メ
モリを構成する。
を堆積し、選択的にエッチングしてソース領域９および
ドレイン領域10のコンタクト用開口部を設け、前記開口
部のソース領域９およびドレイン領域10のそれぞれとコ
ンタクトする電極13を選択的に形成し半導体不揮発性メ
モリを構成する。
以上説明したように本発明は、第１の多結晶シリコン層
をドレイン形成領域上に残した状態でドレイン・ソース
領域の形成をイオン注入により行うことにより、浅いド
レイン領域と深いソース領域を、一度のイオン注入で同
時に形成できるため従来の方法で必要としたイオン注入
のためのホトレジスト膜が不要となるので工程の簡素化
が実現できるという効果を有する。
をドレイン形成領域上に残した状態でドレイン・ソース
領域の形成をイオン注入により行うことにより、浅いド
レイン領域と深いソース領域を、一度のイオン注入で同
時に形成できるため従来の方法で必要としたイオン注入
のためのホトレジスト膜が不要となるので工程の簡素化
が実現できるという効果を有する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｆ）は従来の半導体不揮発性メモリの製造方
法を説明するための工程順に示した半導体チップの断面
図である。 １……Ｐ型半導体基板、２……フィールド絶縁膜、３…
…ゲート絶縁膜、４……多結晶シリコン層、５……ゲー
ト絶縁膜、６……多結晶シリコン層、７……ホトレジス
ト膜、８……制御ゲート電極、９……ソース領域、10…
…ドレイン領域、11……浮遊ゲート電極、12……層間絶
縁膜、13……電極配線、14……ホトレジスト膜。
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｆ）は従来の半導体不揮発性メモリの製造方
法を説明するための工程順に示した半導体チップの断面
図である。 １……Ｐ型半導体基板、２……フィールド絶縁膜、３…
…ゲート絶縁膜、４……多結晶シリコン層、５……ゲー
ト絶縁膜、６……多結晶シリコン層、７……ホトレジス
ト膜、８……制御ゲート電極、９……ソース領域、10…
…ドレイン領域、11……浮遊ゲート電極、12……層間絶
縁膜、13……電極配線、14……ホトレジスト膜。
Claims (1)
- 【請求項１】一導電型半導体基板の主表面に素子分離用
のフィールド絶縁膜を選択的に形成して素子形成領域を
区画し該素子形成領域の表面に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜を含む表面に第
１の多結晶シリコン層を堆積してパターニングし前記第
１のゲート絶縁膜上の浮遊ゲート電極およびドレイン形
成領域上を被覆する工程と、前記第１の多結晶シリコン
層の表面に第２のゲート絶縁膜を形成する工程と、前記
第１および第２のゲート絶縁膜を含む表面に第２の多結
晶シリコン層を堆積した後前記素子形成領域上の前記第
２の多結晶シリコン層上にゲート電極形成用パターンを
有するホトレジスト膜を選択的に形成する工程と、前記
ホトレジスト膜をマスクとして前記第２の多結晶シリコ
ン層をエッチングして制御ゲート電極を形成する工程
と、前記ホトレジスト膜およびフィールド絶縁膜をマス
クとして逆導電型の不純物をイオン注入し前記素子領域
内に深いソース領域および浅いドレイン領域を形成する
工程と、前記ホトレジスト膜をマスクとして前記ドレイ
ン領域上の第２のゲート絶縁膜および第１の多結晶シリ
コン層を順次エッチッグして浮遊ゲート電極を形成する
工程とを含むことを特徴とする半導体不揮発性メモリの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16374187A JPH0783065B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16374187A JPH0783065B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS647569A JPS647569A (en) | 1989-01-11 |
| JPH0783065B2 true JPH0783065B2 (ja) | 1995-09-06 |
Family
ID=15779796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16374187A Expired - Fee Related JPH0783065B2 (ja) | 1987-06-29 | 1987-06-29 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783065B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101714B2 (ja) * | 1988-07-12 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置 |
-
1987
- 1987-06-29 JP JP16374187A patent/JPH0783065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647569A (en) | 1989-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |