JPH0223672A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0223672A JPH0223672A JP63174488A JP17448888A JPH0223672A JP H0223672 A JPH0223672 A JP H0223672A JP 63174488 A JP63174488 A JP 63174488A JP 17448888 A JP17448888 A JP 17448888A JP H0223672 A JPH0223672 A JP H0223672A
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- JP
- Japan
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- floating gate
- conductive layer
- gate
- control gate
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に係り、特に１ビツトが１
個のトランジスタで構成される電気的書き換え可能な読
み出し専用メモリＥＥＦＲＯＭの改良に関するものであ
る。
個のトランジスタで構成される電気的書き換え可能な読
み出し専用メモリＥＥＦＲＯＭの改良に関するものであ
る。
従来のＥＥＰＲＯＭは例えば特公昭６２−４１４３１号
公報に示されているように基本セルは２トランジスタで
構成されていたが、集積度の向上に従って、チップ面積
が増大する欠点があった。この点を改良するために１ト
ランジスタ構成で電気的に一括消去できるＥＥＦＲＯＭ
、即ちフラッシュＥＥＰＲＯＭが提案されている。
公報に示されているように基本セルは２トランジスタで
構成されていたが、集積度の向上に従って、チップ面積
が増大する欠点があった。この点を改良するために１ト
ランジスタ構成で電気的に一括消去できるＥＥＦＲＯＭ
、即ちフラッシュＥＥＰＲＯＭが提案されている。
第３図は例えばＩ ＥＥＦ、 ジャーナル オブソリ
ソドーステート ケーキツク。第ＳＣ−２２巻。
ソドーステート ケーキツク。第ＳＣ−２２巻。
第５号、 １９８７年、 ６７６−６８３頁（Ｊ、
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ
、５ｃ−２２，Ｎｏ、５．１９８７． ｐｐ、６７６−
６８３）に示されている従来の１トランジスタ型フラッ
シュＥＥＰＲＯＭを示す平面図と断面図である。この図
において、３１は半導体基板、３２は浮遊ゲート、３３
は制御ゲート （ワード線）、３４はソ−ス拡散領域、
３５はドレイン拡散領域、３６はアルミ配線（ビット線
）、３７はアルミ配線３６とドレイン３５との接続用コ
ンタクトホール、３８は眉間絶縁膜、３９はフィールド
酸化膜（分離領域）、４０はフィールド酸化膜３９下の
チャネルストッパ、４１は浮遊ゲート３２と基板３１間
のゲート酸化膜、４２は制御ゲート３３と基板３１間の
ゲート酸化膜、４３は制御ゲート３３と浮遊ゲート３２
間の眉間絶縁膜である。第３図（ａ）が平面図であり、
第３図（ｂｌは（ａ）のＡ−Ａ線での断面図、第３図（
Ｃ１は（ａ）のＢ−Ｂ線での断面図である。
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ
、５ｃ−２２，Ｎｏ、５．１９８７． ｐｐ、６７６−
６８３）に示されている従来の１トランジスタ型フラッ
シュＥＥＰＲＯＭを示す平面図と断面図である。この図
において、３１は半導体基板、３２は浮遊ゲート、３３
は制御ゲート （ワード線）、３４はソ−ス拡散領域、
３５はドレイン拡散領域、３６はアルミ配線（ビット線
）、３７はアルミ配線３６とドレイン３５との接続用コ
ンタクトホール、３８は眉間絶縁膜、３９はフィールド
酸化膜（分離領域）、４０はフィールド酸化膜３９下の
チャネルストッパ、４１は浮遊ゲート３２と基板３１間
のゲート酸化膜、４２は制御ゲート３３と基板３１間の
ゲート酸化膜、４３は制御ゲート３３と浮遊ゲート３２
間の眉間絶縁膜である。第３図（ａ）が平面図であり、
第３図（ｂｌは（ａ）のＡ−Ａ線での断面図、第３図（
Ｃ１は（ａ）のＢ−Ｂ線での断面図である。
この図に示すように従来のフラッシュＥＥＰＲＯＭでは
、浮遊ゲート３２のドレイン側の端部は制御ゲート３３
とセルファラインになった積層構造をしており、浮遊ゲ
ート３２のその他の端部は制御ゲート３３で被覆されて
いた。このため、（ｂ）に示すようにメモリトランジス
タのチャネル部は浮遊ゲート３２と制御ゲート３３が直
列接続した構造をしていた。
、浮遊ゲート３２のドレイン側の端部は制御ゲート３３
とセルファラインになった積層構造をしており、浮遊ゲ
ート３２のその他の端部は制御ゲート３３で被覆されて
いた。このため、（ｂ）に示すようにメモリトランジス
タのチャネル部は浮遊ゲート３２と制御ゲート３３が直
列接続した構造をしていた。
従来のフラッシュＥＥＰＲＯＭは以上のように構成され
ているので、次のような問題点があった。
ているので、次のような問題点があった。
制御ゲートと浮遊ゲートとのマスク合わせにずれが生ず
ると、□浮遊ゲートのチャネル長および制御ゲートと浮
遊ゲートとの積層部の面積が変化し、一定しない。この
ため、メモリセルの結合容量が一定せず、メモリセルの
書き込み深さや、読み出し電流がバラつく。また、メモ
リトランジスタのチャネル長が長いため、セル面積が比
較的大きくチャネル抵抗も高くなり、セル電流が小さく
なる。
ると、□浮遊ゲートのチャネル長および制御ゲートと浮
遊ゲートとの積層部の面積が変化し、一定しない。この
ため、メモリセルの結合容量が一定せず、メモリセルの
書き込み深さや、読み出し電流がバラつく。また、メモ
リトランジスタのチャネル長が長いため、セル面積が比
較的大きくチャネル抵抗も高くなり、セル電流が小さく
なる。
この発明は上記のような問題点を解消するためになされ
たもので、セル面積が小さく、セルファライン的にチャ
ネル長が決まり、制御ゲートと浮遊ゲートとの容量結合
比が一定にできる半導体記憶装置を得ることを目的とす
る。
たもので、セル面積が小さく、セルファライン的にチャ
ネル長が決まり、制御ゲートと浮遊ゲートとの容量結合
比が一定にできる半導体記憶装置を得ることを目的とす
る。
この発明に係る半導体記憶装置は、浮遊ゲートを形成し
た後、浮遊ゲート上と浮遊ゲートのソース側側壁に制御
ゲートを形成する際、側壁部の制御ゲートを自己整合で
形成するようにしたものである。
た後、浮遊ゲート上と浮遊ゲートのソース側側壁に制御
ゲートを形成する際、側壁部の制御ゲートを自己整合で
形成するようにしたものである。
この発明においては、浮遊ゲートを形成した後、制御ゲ
ートを形成する際、浮遊ゲート側壁部の制御ゲートは自
己整合的に形成することにより、制御ゲートはソース側
側壁部のみで基板との間でチャネルを形成するため、メ
モリトランジスタのチャネル長は実質的に浮遊ゲート長
で決まることになり、セル面積が小さくなる。また、浮
遊ゲートと制御ゲート間の容量結合比は大部分が浮遊ゲ
ート上の制御ゲートと浮遊ゲート間の積層部分で決まる
ため、パターン形成時のアライメントずれによる容量結
合比の変動はほとんど生じない。
ートを形成する際、浮遊ゲート側壁部の制御ゲートは自
己整合的に形成することにより、制御ゲートはソース側
側壁部のみで基板との間でチャネルを形成するため、メ
モリトランジスタのチャネル長は実質的に浮遊ゲート長
で決まることになり、セル面積が小さくなる。また、浮
遊ゲートと制御ゲート間の容量結合比は大部分が浮遊ゲ
ート上の制御ゲートと浮遊ゲート間の積層部分で決まる
ため、パターン形成時のアライメントずれによる容量結
合比の変動はほとんど生じない。
以下、この発明の一実施例を図について説明する。
第１図（ａ）はこの発明の一実施例による半導体記憶装
置を示す平面図、第１図（′ｂ）は第１図（ａｌのＡＡ
線での断面図、第１図（Ｃ）は第１図（ａｌのＢ−Ｂ線
での断面図である。第１図において、１は半導体基板、
２は浮遊ゲート、３は制御ゲート（ワード線）、４はメ
モリトランジスタのソース領域、５はメモリトランジス
タのドレイン領域、６はアルミ配ｖＡ（ビット線）、７
はアルミ配線６とドレイン５との接続コンタクトホール
、８は眉間絶縁膜、９はフィールド酸化膜（分離領域）
、１０はフィールド酸化膜９下のチャネルストッパ、１
１は浮遊ゲート２と基板１間のゲート酸化膜、１２は制
御ゲート３と基板１間のゲート酸化膜、１３は制御ゲー
ト３と浮遊ゲート２間の眉間絶縁膜である。
置を示す平面図、第１図（′ｂ）は第１図（ａｌのＡＡ
線での断面図、第１図（Ｃ）は第１図（ａｌのＢ−Ｂ線
での断面図である。第１図において、１は半導体基板、
２は浮遊ゲート、３は制御ゲート（ワード線）、４はメ
モリトランジスタのソース領域、５はメモリトランジス
タのドレイン領域、６はアルミ配ｖＡ（ビット線）、７
はアルミ配線６とドレイン５との接続コンタクトホール
、８は眉間絶縁膜、９はフィールド酸化膜（分離領域）
、１０はフィールド酸化膜９下のチャネルストッパ、１
１は浮遊ゲート２と基板１間のゲート酸化膜、１２は制
御ゲート３と基板１間のゲート酸化膜、１３は制御ゲー
ト３と浮遊ゲート２間の眉間絶縁膜である。
この半導体記憶装置は、半導体基板１の主表面上に形成
される浮遊ゲートトランジスタと制御ゲートトランジス
タとを含む。浮遊ゲートトランジスタの浮遊ゲート２は
、半導体基板１の主表面上に形成されたドレイン５と絶
縁膜１１を介して一部が重なっている。制御ゲートトラ
ンジスタは制御ゲート３と半導体基板１の主表面上の絶
縁膜１２とを含む。制御ゲート３は、眉間絶縁膜１３を
介して浮遊ゲート２上に積層している。また浮遊ゲート
２のソース側側壁部には絶縁膜を介して制御ゲート３が
配置される。浮遊ゲート２の側壁部に配置された制御ゲ
ート３と浮遊ゲート２の上部に積層された制御ゲート３
とは、第１図ｆａ＋に示されているように同一ワード線
内の少なくとも一ケ所で接続している。浮遊ゲートトラ
ンジスタと制御ゲートトランジスタはソース４とドレイ
ン５に対して直列に配置され、浮遊ゲート２がドレイン
側に制御ゲート３がソース側に位置する。制御ゲートト
ランジスタのゲート絶縁膜１２と浮遊ゲートトランジス
タのゲート絶縁膜１１とはその膜厚が同一であっても、
異なっていてもどちらでもよい。ソース４とドレイン５
は半導体基板１と逆導電型を持ち、制御ゲート３および
浮遊ゲート２に対して自己整合で形成される。
される浮遊ゲートトランジスタと制御ゲートトランジス
タとを含む。浮遊ゲートトランジスタの浮遊ゲート２は
、半導体基板１の主表面上に形成されたドレイン５と絶
縁膜１１を介して一部が重なっている。制御ゲートトラ
ンジスタは制御ゲート３と半導体基板１の主表面上の絶
縁膜１２とを含む。制御ゲート３は、眉間絶縁膜１３を
介して浮遊ゲート２上に積層している。また浮遊ゲート
２のソース側側壁部には絶縁膜を介して制御ゲート３が
配置される。浮遊ゲート２の側壁部に配置された制御ゲ
ート３と浮遊ゲート２の上部に積層された制御ゲート３
とは、第１図ｆａ＋に示されているように同一ワード線
内の少なくとも一ケ所で接続している。浮遊ゲートトラ
ンジスタと制御ゲートトランジスタはソース４とドレイ
ン５に対して直列に配置され、浮遊ゲート２がドレイン
側に制御ゲート３がソース側に位置する。制御ゲートト
ランジスタのゲート絶縁膜１２と浮遊ゲートトランジス
タのゲート絶縁膜１１とはその膜厚が同一であっても、
異なっていてもどちらでもよい。ソース４とドレイン５
は半導体基板１と逆導電型を持ち、制御ゲート３および
浮遊ゲート２に対して自己整合で形成される。
また、第２図（ａ）はこの実施例による半導体記憶装置
の１ビツト等価回路図、第２図（ｂ）は４ビツトをアレ
イ配置したときの等価回路間である。
の１ビツト等価回路図、第２図（ｂ）は４ビツトをアレ
イ配置したときの等価回路間である。
次に、第１図（ａ）ないし第１図（ｅ）、第２図（ａｌ
、 （ｂ）を参照して動作について述べる。浮遊ゲート
２に電子が注入されるときには、制御ゲート３には書き
込み電圧■ＣＰ ＋ ドレイン５には■ＤＰが印加さ
れ、ソース４と基板１は接地電位に保たれる。このとき
浮遊ゲート２の電位は制御ゲート３と浮遊ゲート２間の
容量結合によりＶｔｐａなる。その結果、・制御ゲート
トランジスタと浮遊ゲートトランジスタはオン状態とな
る。そして、ドレイン端近傍でいわゆるチャネルホット
エレクトロンの一部がゲート絶縁膜１１のポテンシャル
バリアを越えて浮遊ゲート２へ突入し、そこで保持され
る。この動作は通常のＥＰＲＯＭの書き込み動作と同じ
である。
、 （ｂ）を参照して動作について述べる。浮遊ゲート
２に電子が注入されるときには、制御ゲート３には書き
込み電圧■ＣＰ ＋ ドレイン５には■ＤＰが印加さ
れ、ソース４と基板１は接地電位に保たれる。このとき
浮遊ゲート２の電位は制御ゲート３と浮遊ゲート２間の
容量結合によりＶｔｐａなる。その結果、・制御ゲート
トランジスタと浮遊ゲートトランジスタはオン状態とな
る。そして、ドレイン端近傍でいわゆるチャネルホット
エレクトロンの一部がゲート絶縁膜１１のポテンシャル
バリアを越えて浮遊ゲート２へ突入し、そこで保持され
る。この動作は通常のＥＰＲＯＭの書き込み動作と同じ
である。
浮遊ゲート２から電子を引き抜くときには、制御ゲート
３と基板１は接地電位として、ソース４は浮遊状態にす
る。このときドレイン５には消去電位ＶＤＥが印加され
、ドレイン５と浮遊ゲート２の重なり部分のゲート絶縁
膜１１を通してファウラー−ノルドハイム トンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇ）によって浮遊ゲート２中の電子をドレイン５へ引
き抜く。
３と基板１は接地電位として、ソース４は浮遊状態にす
る。このときドレイン５には消去電位ＶＤＥが印加され
、ドレイン５と浮遊ゲート２の重なり部分のゲート絶縁
膜１１を通してファウラー−ノルドハイム トンネリン
グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉ
ｎｇ）によって浮遊ゲート２中の電子をドレイン５へ引
き抜く。
読み出し時には、制御ゲート３を読み出し電位ＶＣＲと
し制御ゲートトランジスタをオン状態にする。このとき
ソース４は接地電位とし、ドレイン５に電圧■、が印加
される。この状態で浮遊ゲートトランジスタがオンかオ
フかによってメモリトランジスタ全体のオン／オフが決
まり、浮遊ゲート２のバイナリ状態が判定される。なお
、書き込み時と読み出し時には、選択されたビット線と
ワード線のみに所定の電圧が印加される。消去時、即ち
浮遊ゲート２からドレイン５へ電子を引き抜くときには
、全てのビット線に消去電圧■□が印加され、全てのソ
ース線は浮遊状態にされる。この結果、消去は全ビット
−括で行われる。また、電圧Ｖｃｐ、 Ｖ□＋ Ｖ
ＣＲＩ ＶＤＲは同一であってもいいし、異なっていて
もかまわない。
し制御ゲートトランジスタをオン状態にする。このとき
ソース４は接地電位とし、ドレイン５に電圧■、が印加
される。この状態で浮遊ゲートトランジスタがオンかオ
フかによってメモリトランジスタ全体のオン／オフが決
まり、浮遊ゲート２のバイナリ状態が判定される。なお
、書き込み時と読み出し時には、選択されたビット線と
ワード線のみに所定の電圧が印加される。消去時、即ち
浮遊ゲート２からドレイン５へ電子を引き抜くときには
、全てのビット線に消去電圧■□が印加され、全てのソ
ース線は浮遊状態にされる。この結果、消去は全ビット
−括で行われる。また、電圧Ｖｃｐ、 Ｖ□＋ Ｖ
ＣＲＩ ＶＤＲは同一であってもいいし、異なっていて
もかまわない。
この実施例に係るフラッシュＥＥＰＲＯＭの製造プロセ
スを第４図（ａ）ないし第４図（ｆ）を参照して説明す
る。まず基板１が準備され、その上に素子分離用フィー
ルド酸化膜９とチャネルストッパ１０が形成される（第
４図（ａ））。次にゲート絶縁膜１１が形成され、第１
の導電層２がゲート絶縁層１１の上に形成される。この
第１の導電層２はｎ型にドープされている。第１導電層
２上に例えばシリコン酸化膜、シリコン窒化膜の２層構
造を持つ絶縁層１３が形成され、浮遊ゲート２のパター
ンがエツチングによ、て形成される（第４図（ｂ））。
スを第４図（ａ）ないし第４図（ｆ）を参照して説明す
る。まず基板１が準備され、その上に素子分離用フィー
ルド酸化膜９とチャネルストッパ１０が形成される（第
４図（ａ））。次にゲート絶縁膜１１が形成され、第１
の導電層２がゲート絶縁層１１の上に形成される。この
第１の導電層２はｎ型にドープされている。第１導電層
２上に例えばシリコン酸化膜、シリコン窒化膜の２層構
造を持つ絶縁層１３が形成され、浮遊ゲート２のパター
ンがエツチングによ、て形成される（第４図（ｂ））。
浮遊ゲート２の存在しない領域の第１ゲート絶縁膜１１
がエツチングにより除去された後、第２ゲート絶縁膜１
２が熱酸化によって形成される。このとき、浮遊ゲート
２上の絶縁膜１３は表面がシリコン窒化膜のためほとん
ど酸化されないが、絶縁膜１３の存在しない浮遊ゲート
２の側壁部は比較的厚いシリコン酸化膜が形成される。
がエツチングにより除去された後、第２ゲート絶縁膜１
２が熱酸化によって形成される。このとき、浮遊ゲート
２上の絶縁膜１３は表面がシリコン窒化膜のためほとん
ど酸化されないが、絶縁膜１３の存在しない浮遊ゲート
２の側壁部は比較的厚いシリコン酸化膜が形成される。
次に第２の導電層３がデポされる（第４図（Ｃ））。こ
の後、ｎ型にドープされた第２の導電層３のパターンが
フォトリソグラフィーとエツチング技術によって形成さ
れる。このときのエツチングに非等方性エツチングを用
いることにより浮遊ゲート２の側壁部に第２の導電層３
ａを、いわゆるサイドウオールとして自己整合で残す（
第４図（ｄ））。次に第２導電層３上のフォトレジスト
２０を残したまま、新たにフォトレジストを塗布し、ソ
ース側に相当する側壁部の第２導電層３ａを被覆し、ド
レイン側に相当する側壁部の第２導電層３ｂを被覆しな
いようなフォトレジストパターンを形成した後、エツチ
ングにより第２導電層３ｂを除去し、その後金てのフォ
トレジストを除去する（第４図（ｅ））。
の後、ｎ型にドープされた第２の導電層３のパターンが
フォトリソグラフィーとエツチング技術によって形成さ
れる。このときのエツチングに非等方性エツチングを用
いることにより浮遊ゲート２の側壁部に第２の導電層３
ａを、いわゆるサイドウオールとして自己整合で残す（
第４図（ｄ））。次に第２導電層３上のフォトレジスト
２０を残したまま、新たにフォトレジストを塗布し、ソ
ース側に相当する側壁部の第２導電層３ａを被覆し、ド
レイン側に相当する側壁部の第２導電層３ｂを被覆しな
いようなフォトレジストパターンを形成した後、エツチ
ングにより第２導電層３ｂを除去し、その後金てのフォ
トレジストを除去する（第４図（ｅ））。
以下通常のプロセスフローに従って、基板１と逆導電型
を有するソース領域４．ドレイン領域５が形成され、眉
間絶縁膜８が被着される。さらにコンタクトホール７と
アルミ配線６などが形成され（第４図（ｆ））、最後に
表面保護膜が形成されこの実施例に係るフラッシュＥＥ
ＰＲＯＭが完成される。
を有するソース領域４．ドレイン領域５が形成され、眉
間絶縁膜８が被着される。さらにコンタクトホール７と
アルミ配線６などが形成され（第４図（ｆ））、最後に
表面保護膜が形成されこの実施例に係るフラッシュＥＥ
ＰＲＯＭが完成される。
このようなフラッシュＥＥＰＲＯＭでは、セルファライ
ン的に制御ゲートトランジスタのチャネル長が決まり、
メモリトランジスタのチャネル長は実質的に浮遊ゲート
長で決まることになるので、従来のフラッシュＥＥＰＲ
ＯＭに比べてセル面積が小さくなる。また、制御ゲート
と浮遊ゲートとの積層部の面積が一定となるので、制御
ゲートと浮遊ゲートとの容量結合比が一定となる。
ン的に制御ゲートトランジスタのチャネル長が決まり、
メモリトランジスタのチャネル長は実質的に浮遊ゲート
長で決まることになるので、従来のフラッシュＥＥＰＲ
ＯＭに比べてセル面積が小さくなる。また、制御ゲート
と浮遊ゲートとの積層部の面積が一定となるので、制御
ゲートと浮遊ゲートとの容量結合比が一定となる。
以上のように、この発明によれば、浮遊ゲートのソース
側側壁に制御ゲートを自己整合で形成するようにしたの
で、パターン形成時のアライメントずれによる結合容量
の変動がほとんどなく、セル面積もほとんど増大させる
ことなしに、高集積化に適した半導体記憶装置を得られ
る効果がある。
側側壁に制御ゲートを自己整合で形成するようにしたの
で、パターン形成時のアライメントずれによる結合容量
の変動がほとんどなく、セル面積もほとんど増大させる
ことなしに、高集積化に適した半導体記憶装置を得られ
る効果がある。
第１図はこの発明の一実施例によるフラッシュＥＥＰＲ
ＯＭを示す図、第２図はその等価回路を示す図、第３図
は従来のフラッシュＥＥＰＲＯＭを示す図、第４図は第
１図のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための図である。 図において、１は半導体基板、２は浮遊ゲート、３は制
御ゲート、４はソース領域、５はドにイン領域、６はア
ルミ配線、７はコンタクトホール、８は眉間絶縁膜、９
はフィールド酸化膜、１０はチャネルストッパ、１１は
浮遊ゲート絶縁膜、１２は制御ゲート絶縁膜、１３は浮
遊ゲートと制御ゲート間の眉間絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
ＯＭを示す図、第２図はその等価回路を示す図、第３図
は従来のフラッシュＥＥＰＲＯＭを示す図、第４図は第
１図のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための図である。 図において、１は半導体基板、２は浮遊ゲート、３は制
御ゲート、４はソース領域、５はドにイン領域、６はア
ルミ配線、７はコンタクトホール、８は眉間絶縁膜、９
はフィールド酸化膜、１０はチャネルストッパ、１１は
浮遊ゲート絶縁膜、１２は制御ゲート絶縁膜、１３は浮
遊ゲートと制御ゲート間の眉間絶縁膜。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１導電型を有する半導体基板と、該半導体基板
の主表面上に第１の絶縁膜を介して形成された浮遊ゲー
ト電極としての第１の導電層と、該第１の導電層の側壁
部および上部に第２の絶縁膜を介して形成された制御ゲ
ート電極としての第２の導電層と、上記半導体基板の主
表面に形成された第２導電型を有するソースおよびドレ
インとしての第３の導電層とを有する半導体記憶装置で
あって、 上記第１の導電層の側壁部に形成された第２の導電層は
上記第１の導電層の上部に形成された第２の導電層と電
気的に接続されており、かつ上記第１の導電層に対して
自己整合的に形成されたものであることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174488A JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174488A JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223672A true JPH0223672A (ja) | 1990-01-25 |
| JPH07101714B2 JPH07101714B2 (ja) | 1995-11-01 |
Family
ID=15979360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174488A Expired - Lifetime JPH07101714B2 (ja) | 1988-07-12 | 1988-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101714B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03112166A (ja) * | 1989-09-20 | 1991-05-13 | Samsung Electron Co Ltd | 不揮発性の半導体記憶装置及びその製造方法 |
| JPH04252072A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | 半導体装置 |
| JPH0897309A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6075267A (en) * | 1996-02-28 | 2000-06-13 | Ricoh Company, Ltd. | Split-gate non-volatile semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647569A (en) * | 1987-06-29 | 1989-01-11 | Nec Corp | Manufacture of semiconductor nonvolatile memory |
-
1988
- 1988-07-12 JP JP63174488A patent/JPH07101714B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101714B2 (ja) | 1995-11-01 |
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