JPH07101718B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH07101718B2 JPH07101718B2 JP62094420A JP9442087A JPH07101718B2 JP H07101718 B2 JPH07101718 B2 JP H07101718B2 JP 62094420 A JP62094420 A JP 62094420A JP 9442087 A JP9442087 A JP 9442087A JP H07101718 B2 JPH07101718 B2 JP H07101718B2
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 230000015654 memory Effects 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の製造方法に関し、特にバイ
ポーラトランジスタ、MOSトランジスタ等の能動素子を
同一基板上に形成した半導体集積回路の製造方法に関す
る。
ポーラトランジスタ、MOSトランジスタ等の能動素子を
同一基板上に形成した半導体集積回路の製造方法に関す
る。
近年、特定用途向けLSI、つまりASIC（アップリケーシ
ョン・スペシフィック・アイシー（Application Spesif
ic IC））が注目を浴びている。メモリー等の汎用標準I
Cを上回る市場成長が期待され、応用も広がっている。
この様な背景の中で半導体素子の複合化が進んでおり、
バイポーラトランジスタ、MOSトタンジスタを同一基板
上に形成したBi−CMOS技術もそのひとつである。
ョン・スペシフィック・アイシー（Application Spesif
ic IC））が注目を浴びている。メモリー等の汎用標準I
Cを上回る市場成長が期待され、応用も広がっている。
この様な背景の中で半導体素子の複合化が進んでおり、
バイポーラトランジスタ、MOSトタンジスタを同一基板
上に形成したBi−CMOS技術もそのひとつである。
しかしながら、素子の複合化を進める上で、製造工程の
増加、製造プロセスの複雑化、製造工期の延長等の大き
な問題が生じ、短期間に歩留良く半導体集積回路を製造
することが非常に難しくなっている。本発明の目的は、
バイポーラトランジスタ、MOSトランジスタを同一基板
上に形成した半導体集積回路において、素子の複合化を
進める上で生じる上記欠点のない浮遊ゲート型不揮発性
メモリー装置を同一基板上に形成可能な半導体集積回路
の製造方法を提供することにある。
増加、製造プロセスの複雑化、製造工期の延長等の大き
な問題が生じ、短期間に歩留良く半導体集積回路を製造
することが非常に難しくなっている。本発明の目的は、
バイポーラトランジスタ、MOSトランジスタを同一基板
上に形成した半導体集積回路において、素子の複合化を
進める上で生じる上記欠点のない浮遊ゲート型不揮発性
メモリー装置を同一基板上に形成可能な半導体集積回路
の製造方法を提供することにある。
〔問題点を解決するための手段〕 本発明第１の半導体集積回路の製造方法は、Ｐ型表面領
域および内型表面領域を備えた半導体基板を準備する工
程と、前記Ｐ型表面領域およびＮ型表面領域のそれぞれ
の表面にゲート絶縁膜を形成した前記Ｎ型表面領域の表
面部にNPN縦型トランジスタのベース領域を形成したの
ち前記ベース領域上および前記ベース領域が形成されて
いない前記Ｎ型表面領域上の前記ゲート絶縁膜にそれぞ
れエミッタコンタクト孔およびコレクタコンタクト孔を
形成する工程と、多結晶シリコン膜を堆積し前記エミッ
タコンタクト孔とその周辺部上で前記多結晶シリコン膜
を被覆するマスクを形成したのちＮ型の不純物を導入し
てからパターニングして前記Ｐ型表面領域上、前記エミ
ッタコンタクト孔とその周辺部上および前記コレクタコ
ンタクト孔とその周辺部上にそれぞれ浮遊ゲート用加工
膜、エミッタ電極およびコレクタ電極として残す工程
と、前記浮遊ゲート用加工膜、エミッタ電極およびコレ
クタ電極の多結晶シリコン膜露出面を絶縁膜で覆った後
導電性被膜を全面に堆積した後前記導電性被膜および前
記浮遊ゲート用加工膜をパターニングして制御電極およ
び浮遊ゲート電極を形成する工程と、前記マスクを除去
したのち前記エミッタ電極をＮ型にドーピングするとと
もに前記浮遊ゲート電極直下の前記Ｐ型表面領域の表面
部を挟む一対のソース・ドレイン領域を形成するための
イオン注入を行なう工程とを備え、前記Ｎチャネル浮遊
ゲート型メモリートランジスタを含むメモリーセルおよ
びNPN縦型トランジスタを含んでなり前記メモリーセル
を制御し駆動する周辺回路を形成するというものであ
る。
域および内型表面領域を備えた半導体基板を準備する工
程と、前記Ｐ型表面領域およびＮ型表面領域のそれぞれ
の表面にゲート絶縁膜を形成した前記Ｎ型表面領域の表
面部にNPN縦型トランジスタのベース領域を形成したの
ち前記ベース領域上および前記ベース領域が形成されて
いない前記Ｎ型表面領域上の前記ゲート絶縁膜にそれぞ
れエミッタコンタクト孔およびコレクタコンタクト孔を
形成する工程と、多結晶シリコン膜を堆積し前記エミッ
タコンタクト孔とその周辺部上で前記多結晶シリコン膜
を被覆するマスクを形成したのちＮ型の不純物を導入し
てからパターニングして前記Ｐ型表面領域上、前記エミ
ッタコンタクト孔とその周辺部上および前記コレクタコ
ンタクト孔とその周辺部上にそれぞれ浮遊ゲート用加工
膜、エミッタ電極およびコレクタ電極として残す工程
と、前記浮遊ゲート用加工膜、エミッタ電極およびコレ
クタ電極の多結晶シリコン膜露出面を絶縁膜で覆った後
導電性被膜を全面に堆積した後前記導電性被膜および前
記浮遊ゲート用加工膜をパターニングして制御電極およ
び浮遊ゲート電極を形成する工程と、前記マスクを除去
したのち前記エミッタ電極をＮ型にドーピングするとと
もに前記浮遊ゲート電極直下の前記Ｐ型表面領域の表面
部を挟む一対のソース・ドレイン領域を形成するための
イオン注入を行なう工程とを備え、前記Ｎチャネル浮遊
ゲート型メモリートランジスタを含むメモリーセルおよ
びNPN縦型トランジスタを含んでなり前記メモリーセル
を制御し駆動する周辺回路を形成するというものであ
る。
また、本発明第２の半導体集積回路の製造方法は、Ｐ型
表面領域およびＮ型表面領域を備えた半導体基板を準備
する工程と、前記Ｐ型表面領域およびＮ型表面領域のそ
れぞれの表面にゲート絶縁膜を形成しＮ型表面領域の表
面部にNPN縦型トランジスタのベース領域を形成したの
ち全面に導電膜を形成しパターニングして前記Ｐ型表面
領域上に浮遊ゲート加工膜として残す工程と、前記浮遊
ゲート用加工膜を絶縁膜で被覆する工程と、前記ベース
領域上および前記ベース領域が形成されていない前記Ｎ
型表面領域上の前記ゲート絶縁膜にそれぞれエミッタコ
ンタクト孔およびコレクタコンタクト孔を形成する工程
と、全面に多結晶シリコン層を堆積し前記エミッタコン
タクト孔とその周辺部上で前記多結晶シリコン膜を被覆
するマスクを形成したのちＮ型の不純物を導入してから
前記多結晶シリコン膜および前記絶縁膜で被覆された浮
遊ゲート用加工膜をパターニングして前記コレクタコン
タクト孔とその周辺上、前記エミッタコンタクト孔とそ
の周辺上および前記Ｐ型表面領域上にそれぞれコレクタ
電極、エミッタ電極および制御電極と浮遊ゲート電極を
形成する工程と、前記マスクを除去してから前記エミッ
タ電極をＮ型にドーピングするとともに前記浮遊ゲート
電極直下の前記Ｐ型表面領域の表面部を挟む一対のソー
ス・ドレイン領域を形成するためのイオン注入を行なう
工程とを備え、前記Ｎチャネル浮遊ゲート型メモリート
ランジスタを含むメモリーセルおよびNPN縦型トランジ
スタを含んでなり前記メモリーセルを制御し駆動する周
辺回路を形成するというものである。
表面領域およびＮ型表面領域を備えた半導体基板を準備
する工程と、前記Ｐ型表面領域およびＮ型表面領域のそ
れぞれの表面にゲート絶縁膜を形成しＮ型表面領域の表
面部にNPN縦型トランジスタのベース領域を形成したの
ち全面に導電膜を形成しパターニングして前記Ｐ型表面
領域上に浮遊ゲート加工膜として残す工程と、前記浮遊
ゲート用加工膜を絶縁膜で被覆する工程と、前記ベース
領域上および前記ベース領域が形成されていない前記Ｎ
型表面領域上の前記ゲート絶縁膜にそれぞれエミッタコ
ンタクト孔およびコレクタコンタクト孔を形成する工程
と、全面に多結晶シリコン層を堆積し前記エミッタコン
タクト孔とその周辺部上で前記多結晶シリコン膜を被覆
するマスクを形成したのちＮ型の不純物を導入してから
前記多結晶シリコン膜および前記絶縁膜で被覆された浮
遊ゲート用加工膜をパターニングして前記コレクタコン
タクト孔とその周辺上、前記エミッタコンタクト孔とそ
の周辺上および前記Ｐ型表面領域上にそれぞれコレクタ
電極、エミッタ電極および制御電極と浮遊ゲート電極を
形成する工程と、前記マスクを除去してから前記エミッ
タ電極をＮ型にドーピングするとともに前記浮遊ゲート
電極直下の前記Ｐ型表面領域の表面部を挟む一対のソー
ス・ドレイン領域を形成するためのイオン注入を行なう
工程とを備え、前記Ｎチャネル浮遊ゲート型メモリート
ランジスタを含むメモリーセルおよびNPN縦型トランジ
スタを含んでなり前記メモリーセルを制御し駆動する周
辺回路を形成するというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明による半導体集積回路の１例の主要部を
示す半導体チップの断面図である。
示す半導体チップの断面図である。
この半導体集積回路は浮遊ゲート型不揮発性メモリーの
ひとつである電気的プログラム可能な読出し専用メモリ
（EPROM）セル100と、NPN縦形トランジスタ101を同一半
導体基板上に形成したものである。EPROMセル100の浮遊
ゲート電極５、又は制御ゲート電極６をNPNバイポーラ
トランジスタ101のエミッタ電極７及びコレクタ電極と
同一の電極材料で構成形成することに特色がある。EPRO
Mセル100がＮチャネル形であれば、ゲート電極、エミッ
タ電極、コレクタ電極の全てを例えばＮ型不純物をドー
プした多結晶シリコンで形成できる。多結晶シリコンは
MOSトランジスタ、バイポーラトランジスタのいずれに
も使用されている優れた電極材料である。従って優れた
特性のEPROMを含む複合化された集積回路が実現でき
る。
ひとつである電気的プログラム可能な読出し専用メモリ
（EPROM）セル100と、NPN縦形トランジスタ101を同一半
導体基板上に形成したものである。EPROMセル100の浮遊
ゲート電極５、又は制御ゲート電極６をNPNバイポーラ
トランジスタ101のエミッタ電極７及びコレクタ電極と
同一の電極材料で構成形成することに特色がある。EPRO
Mセル100がＮチャネル形であれば、ゲート電極、エミッ
タ電極、コレクタ電極の全てを例えばＮ型不純物をドー
プした多結晶シリコンで形成できる。多結晶シリコンは
MOSトランジスタ、バイポーラトランジスタのいずれに
も使用されている優れた電極材料である。従って優れた
特性のEPROMを含む複合化された集積回路が実現でき
る。
第２図は本発明に関連する技術について説明するための
半導体集積回路の主要部を示す半導体チップの断面図で
ある。
半導体集積回路の主要部を示す半導体チップの断面図で
ある。
この半導体集積回路は電気的書換え可能な不揮発メモリ
（EEPROM）とNPN縦型トランジスタを同一半導体基板に
集積したものであり、浮遊ゲート電極５又は制御ゲート
電極６をNPNトランジスタ101のエミッタ電極７、コレク
タ電極８と同一材料で形成してある。
（EEPROM）とNPN縦型トランジスタを同一半導体基板に
集積したものであり、浮遊ゲート電極５又は制御ゲート
電極６をNPNトランジスタ101のエミッタ電極７、コレク
タ電極８と同一材料で形成してある。
このような場合にも、例えば浮遊ゲート電極５、エミッ
タ電極７、コレクタ電極９を多結晶シリコンで形成で
き、良好な特性のものを実現できることは第１図の半導
体集積回路と同様である。
タ電極７、コレクタ電極９を多結晶シリコンで形成で
き、良好な特性のものを実現できることは第１図の半導
体集積回路と同様である。
第３図（ａ）〜（ｄ）は本発明半導体集積回路の製造方
法の第１の実施例を説明するための工程順に配置した半
導体チップの断面図である。
法の第１の実施例を説明するための工程順に配置した半
導体チップの断面図である。
まず、第３図（ａ）に示すように、シリコンからなるＰ
型半導体基板１内にＮウェル領域２を形成後、素子分離
用のフィールド酸化膜３、ゲート酸化膜10、NPN縦型ト
ランジスタのベース領域８を形成し、続いてエミッタコ
ンタクト孔11、コレクタコンタクト孔12を形成する。次
に、第３図（ｂ）に示すように、全面にCVD法により多
結晶シリコン層13を1000〜4000Åの厚さに形成した後、
コンタクト孔11の上方を覆って選択的に厚さ2000〜5000
Åの酸化シリコン膜からなるマスク14を形成し、次に熱
拡散法又はイオン注入法を用いて不純物例えばリンやヒ
素を多結晶シリコン層13へ導入する。このときバイポー
ラトランジスタのエミッタ部には酸化膜14がマスクとな
り、不純物は導入されない。次に第３図（ｃ）に示すよ
うに、不純物を導入した多結晶シリコン層13を選択的に
エッチングしたのち熱酸化を行ない100〜1000Åの酸化
シリコン膜15を形成することによりEPROMの浮遊ゲート
用加工膜（多結晶シリコン層13）、バイポーラトランジ
スタのコレクタ電極９、及びエミッタ電極７を形成す
る。次に、第３図に示すように、全面にCVD法により厚
さ1000〜4000Åの多結晶シリコン層16を形成した後、熱
拡散法又はイオン注入法により、不純物例えばリンやヒ
素を多結晶シリコン層16へ導入する。次に、第１図に示
すように、多結晶シリコン層16、酸化シリコン膜15、多
結晶シリコン膜13を順次エッチングし、制御ゲート電極
６および浮遊ゲート電極５を形成する。このときマスク
14があるのでエミッタ電極７はエッチングされることは
ない。次にマスク14を除去した後、イオン注入法を用い
てメモリーセルのソース・ドレイン領域４を形成する領
域およびエミッタ電極７へ不純物例えばリンやヒ素を１
×1015〜１×1016cm-2導入する。
型半導体基板１内にＮウェル領域２を形成後、素子分離
用のフィールド酸化膜３、ゲート酸化膜10、NPN縦型ト
ランジスタのベース領域８を形成し、続いてエミッタコ
ンタクト孔11、コレクタコンタクト孔12を形成する。次
に、第３図（ｂ）に示すように、全面にCVD法により多
結晶シリコン層13を1000〜4000Åの厚さに形成した後、
コンタクト孔11の上方を覆って選択的に厚さ2000〜5000
Åの酸化シリコン膜からなるマスク14を形成し、次に熱
拡散法又はイオン注入法を用いて不純物例えばリンやヒ
素を多結晶シリコン層13へ導入する。このときバイポー
ラトランジスタのエミッタ部には酸化膜14がマスクとな
り、不純物は導入されない。次に第３図（ｃ）に示すよ
うに、不純物を導入した多結晶シリコン層13を選択的に
エッチングしたのち熱酸化を行ない100〜1000Åの酸化
シリコン膜15を形成することによりEPROMの浮遊ゲート
用加工膜（多結晶シリコン層13）、バイポーラトランジ
スタのコレクタ電極９、及びエミッタ電極７を形成す
る。次に、第３図に示すように、全面にCVD法により厚
さ1000〜4000Åの多結晶シリコン層16を形成した後、熱
拡散法又はイオン注入法により、不純物例えばリンやヒ
素を多結晶シリコン層16へ導入する。次に、第１図に示
すように、多結晶シリコン層16、酸化シリコン膜15、多
結晶シリコン膜13を順次エッチングし、制御ゲート電極
６および浮遊ゲート電極５を形成する。このときマスク
14があるのでエミッタ電極７はエッチングされることは
ない。次にマスク14を除去した後、イオン注入法を用い
てメモリーセルのソース・ドレイン領域４を形成する領
域およびエミッタ電極７へ不純物例えばリンやヒ素を１
×1015〜１×1016cm-2導入する。
次いで熱処理を行なうソース・ドレイン領域４が形成さ
れる。同時にエミッタ電極７から先に注入した不純物が
ベース領域８へ拡散され、エミッタ電極７に連結したＮ
型拡散層ができる。
れる。同時にエミッタ電極７から先に注入した不純物が
ベース領域８へ拡散され、エミッタ電極７に連結したＮ
型拡散層ができる。
以上述べた構造方法によればNPN縦型トランジスタのエ
ミッタ電極と、浮遊ゲート電極を同一の電極材料で形成
することが可能である。
ミッタ電極と、浮遊ゲート電極を同一の電極材料で形成
することが可能である。
第４図は本発明半導体製造方法の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
この実施例はエミッタ電極と浮遊ゲート型不揮発性メモ
リーの制御電極を同一の電極材料で形成する方法であ
る。
リーの制御電極を同一の電極材料で形成する方法であ
る。
第４図に示すように、Ｐ型半導体基板１内にＮウエル領
域２を形成後、素子分離用のフィールド酸化膜３、ゲー
ト酸化膜10、NPN縦型トランジスタのベース領域８を形
成し全面にCVD法等により厚さ1000〜4000Åの多結晶シ
リコン層を設け、この多結晶シリコン層に不純物を導入
後パターニングした後表面を酸化し酸化膜15を2000〜50
00Åの厚さ形成し、次にエミッタコンタクト孔11、コレ
クタコンタクト孔12上に酸化シリコン膜を除去し、全面
にCVD法等により多結晶シリコン層16を2000〜4000Åの
厚さ設けた後、エミッタコンタクト孔11の上方に酸化シ
リコンからなるマスク14を形成する。次に多結晶シリコ
ン層16へ不純物、例えばリンやヒ素を導入する。このと
きエミッタ電極領域にはマスク14があるので不純物は導
入されない。次に、第１図に示すように、第１の実施例
と同様にエッチングにより制御ゲート電極６、浮遊ゲー
ト電極５、エミッタ電極７、コレクタ電極14を形成した
後、イオン注入法を用いてメモリーセルのソース・ドレ
イン領域４を形成する領域およびエミッタ電極７へ不純
物例えばリンやヒ素を１×1015〜１×1016cm-2導入す
る。
域２を形成後、素子分離用のフィールド酸化膜３、ゲー
ト酸化膜10、NPN縦型トランジスタのベース領域８を形
成し全面にCVD法等により厚さ1000〜4000Åの多結晶シ
リコン層を設け、この多結晶シリコン層に不純物を導入
後パターニングした後表面を酸化し酸化膜15を2000〜50
00Åの厚さ形成し、次にエミッタコンタクト孔11、コレ
クタコンタクト孔12上に酸化シリコン膜を除去し、全面
にCVD法等により多結晶シリコン層16を2000〜4000Åの
厚さ設けた後、エミッタコンタクト孔11の上方に酸化シ
リコンからなるマスク14を形成する。次に多結晶シリコ
ン層16へ不純物、例えばリンやヒ素を導入する。このと
きエミッタ電極領域にはマスク14があるので不純物は導
入されない。次に、第１図に示すように、第１の実施例
と同様にエッチングにより制御ゲート電極６、浮遊ゲー
ト電極５、エミッタ電極７、コレクタ電極14を形成した
後、イオン注入法を用いてメモリーセルのソース・ドレ
イン領域４を形成する領域およびエミッタ電極７へ不純
物例えばリンやヒ素を１×1015〜１×1016cm-2導入す
る。
次いで熱処理を行なうとソース・ドレイン領域４が形成
される。同時にエミッタ電極７から先に注入した不純物
がベース領域８へ拡散され、エミッタ電極７に連結した
Ｎ型拡散層ができる。
される。同時にエミッタ電極７から先に注入した不純物
がベース領域８へ拡散され、エミッタ電極７に連結した
Ｎ型拡散層ができる。
なお、以上の説明においてNPN縦型トランジスタは、メ
モリーを制御し駆動する周辺回路に使用するものであ
り、Ｎチャネル浮遊ゲート型メモリートランジスタを含
む記憶装置の高速化を可能にする。
モリーを制御し駆動する周辺回路に使用するものであ
り、Ｎチャネル浮遊ゲート型メモリートランジスタを含
む記憶装置の高速化を可能にする。
以上説明したように本発明によれば、NPN縦型トランジ
スタのエミッタ電極とＮチャネル浮遊ゲート型不揮発性
メモリートランジスタの浮遊ゲート電極又は制御電極を
同時に形成される多結晶シリコン層で構成しＮチャネル
浮遊ゲート型不揮発性メモリートランジスタのソース・
ドレイン領域を形成するためのイオン注入工程で前述の
エミッタ電極に不純物を導入することにより、優れた特
性のEPROMを含む複合化された半導体集積回路を、製造
工程の増大を抑え製造プロセスの複雑化を回避して実現
できる効果がある。
スタのエミッタ電極とＮチャネル浮遊ゲート型不揮発性
メモリートランジスタの浮遊ゲート電極又は制御電極を
同時に形成される多結晶シリコン層で構成しＮチャネル
浮遊ゲート型不揮発性メモリートランジスタのソース・
ドレイン領域を形成するためのイオン注入工程で前述の
エミッタ電極に不純物を導入することにより、優れた特
性のEPROMを含む複合化された半導体集積回路を、製造
工程の増大を抑え製造プロセスの複雑化を回避して実現
できる効果がある。
第１図は本発明による半導体集積回路の１例の主要部を
示す半導体チップの断面図、第２図は本発明に関連する
技術について説明するための半導体集積回路の主要部を
示す半導体チップの断面図、第３図（ａ）〜（ｄ）は本
発明半導体集積回路の製造方法の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第４
図は本発明半導体集積回路の製造方法の第２の実施例を
説明するための半導体チップの断面図である。 １……Ｐ型半導体基板、２……Ｎウエル領域、３……素
子分離用のフィールド絶縁膜、４……ソース・ドレイン
領域、５……浮遊ゲート電極、６……制御ゲート電極、
７……エミッタ電極、８……ベース領域、９……コレク
タ電極、10……ゲート酸化膜、11……エミッタコンタク
ト孔、12……コレクタコンタクト孔、13……多結晶シリ
コン層、14……マスク、15……酸化シリコン膜、16……
多結晶シリコン層、17……トンネル酸化膜、100……EPR
OMセル、101……NPN縦型トランジスタ、102……EEPROM
セル。
示す半導体チップの断面図、第２図は本発明に関連する
技術について説明するための半導体集積回路の主要部を
示す半導体チップの断面図、第３図（ａ）〜（ｄ）は本
発明半導体集積回路の製造方法の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第４
図は本発明半導体集積回路の製造方法の第２の実施例を
説明するための半導体チップの断面図である。 １……Ｐ型半導体基板、２……Ｎウエル領域、３……素
子分離用のフィールド絶縁膜、４……ソース・ドレイン
領域、５……浮遊ゲート電極、６……制御ゲート電極、
７……エミッタ電極、８……ベース領域、９……コレク
タ電極、10……ゲート酸化膜、11……エミッタコンタク
ト孔、12……コレクタコンタクト孔、13……多結晶シリ
コン層、14……マスク、15……酸化シリコン膜、16……
多結晶シリコン層、17……トンネル酸化膜、100……EPR
OMセル、101……NPN縦型トランジスタ、102……EEPROM
セル。
Claims (2)
- 【請求項１】Ｐ型表面領域および内型表面領域を備えた
半導体基板を準備する工程と、前記Ｐ型表面領域および
Ｎ型表面領域のそれぞれの表面にゲート絶縁膜を形成し
前記Ｎ型表面領域の表面部にNPN縦型トランジスタのベ
ース領域を形成したのち前記ベース領域上および前記ベ
ース領域が形成されていない前記Ｎ型表面領域上の前記
ゲート絶縁膜にそれぞれエミッタコンタクト孔およびコ
レクタコンタクト孔を形成する工程と、多結晶シリコン
膜を堆積し前記エミッタコンタクト孔とその周辺部上で
前記多結晶シリコン膜を被覆するマスクを形成したのち
Ｎ型の不純物を導入してからパターニングして前記Ｐ型
表面領域上、前記エミッタコンタクト孔とその周辺部上
および前記コレクタコンタクト孔とその周辺部上にそれ
ぞれ浮遊ゲート用加工膜、エミッタ電極およびコレクタ
電極として残す工程と、前記浮遊ゲート用加工膜、エミ
ッタ電極およびコレクタ電極の多結晶シリコン膜露出面
を絶縁膜で覆った後導電性被膜を全面に堆積した後前記
導電性被膜および前記浮遊ゲート用加工膜をパターニン
グして制御電極および浮遊ゲート電極を形成する工程
と、前記マスクを除去したのち前記エミッタ電極をＮ型
にドーピングするとともに前記浮遊ゲート電極直下の前
記Ｐ型表面領域の表面部を挟む一対のソース・ドレイン
領域を形成するためのイオン注入を行なう工程とを備
え、前記Ｎチャネル浮遊ゲート型メモリートランジスタ
を含むメモリーセルおよびNPN縦型トランジスタを含ん
でなり前記メモリーセルを制御し駆動する周辺回路を形
成することを特徴とする半導体集積回路の製造方法。 - 【請求項２】Ｐ型表面領域およびＮ型表面領域を備えた
半導体基板を準備する工程と、前記Ｐ型表面領域および
Ｎ型表面領域のそれぞれの表面にゲート絶縁膜を形成し
Ｎ型表面領域の表面部にNPN縦型トランジスタのベース
領域を形成したのち全面に導電膜を形成しパターニング
して前記Ｐ型表面領域上に浮遊ゲート加工膜として残す
工程と、前記浮遊ゲート用加工膜を絶縁膜で被覆する工
程と、前記ベース領域上および前記ベース領域が形成さ
れていない前記Ｎ型表面領域上の前記ゲート絶縁膜にそ
れぞれエミッタコンタクト孔およびコレクタコンタクト
孔を形成する工程と、全面に多結晶シリコン層を堆積し
前記エミッタコンタクト孔とその周辺部上で前記多結晶
シリコン膜を被覆するマスクを形成したのちＮ型の不純
物を導入してから前記多結晶シリコン膜および前記絶縁
膜で被覆された浮遊ゲート用加工膜をパターニングして
前記コレクタコンタクト孔とその周辺上、前記エミッタ
コンタクト孔とその周辺上および前記Ｐ型表面領域上に
それぞれコレクタ電極、エミッタ電極および制御電極と
浮遊ゲート電極を形成する工程と、前記マスクを除去し
てから前記エミッタ電極をＮ型にドーピングするととも
に前記浮遊ゲート電極直下の前記Ｐ型表面領域の表面部
を挟む一対のソース・ドレイン領域を形成するためのイ
オン注入を行なう工程とを備え、前記Ｎチャネル浮遊ゲ
ート型メモリートランジスタを含むメモリーセルおよび
NPN縦型トランジスタを含んでなり前記メモリーセルを
制御し駆動する周辺回路を形成することを特徴とする半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094420A JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094420A JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260158A JPS63260158A (ja) | 1988-10-27 |
| JPH07101718B2 true JPH07101718B2 (ja) | 1995-11-01 |
Family
ID=14109745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094420A Expired - Fee Related JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101718B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106152A (ja) * | 1982-12-10 | 1984-06-19 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP62094420A patent/JPH07101718B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260158A (ja) | 1988-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |