JPH07101842B2 - ドライバ回路を有する集積回路 - Google Patents
ドライバ回路を有する集積回路Info
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- JPH07101842B2 JPH07101842B2 JP62068171A JP6817187A JPH07101842B2 JP H07101842 B2 JPH07101842 B2 JP H07101842B2 JP 62068171 A JP62068171 A JP 62068171A JP 6817187 A JP6817187 A JP 6817187A JP H07101842 B2 JPH07101842 B2 JP H07101842B2
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- circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、トランジスタの動作速度対破壊電圧の問題を
解決した集積回路に関する。
解決した集積回路に関する。
B.従来技術および問題点 最近のディジタル・コンピュータの速度を改善する１つ
の重要な要素は、必要な論理動作および伝達動作を実行
するために使用される回路の伝播遅延を減少させること
である。回路の速度または伝播遅延は、最終的には回路
を構成する個々のトランジスタの速度により制限され
る。トランジスタの速度に対する基本的な制限は、ベー
ス領域での少数キャリア分布がベース電流の変化に応答
して、コレクタ電流の増幅された変化を生じるのに要す
る時間によるものである。この時間の１つの測定値は、
線形キャリア分布の場合で少数キャリア・ベース遷移時
間Ｔ＝W2/2Dによって与えられる。ただし、Ｔはベース
遷移時間、Ｗはトランジスタのベース幅、Ｄはベースに
おけるキャリア拡散率である。したがって、ベース幅は
トランジスタの速度と直接的関係を有するように見え、
トランジスタから構成されるコンピュータ等のマシンの
速度に影響を及ぼす。回路の伝播遅延を最小にするに
は、可能な最小のベース幅を有するトランジスタが必要
とされる。
の重要な要素は、必要な論理動作および伝達動作を実行
するために使用される回路の伝播遅延を減少させること
である。回路の速度または伝播遅延は、最終的には回路
を構成する個々のトランジスタの速度により制限され
る。トランジスタの速度に対する基本的な制限は、ベー
ス領域での少数キャリア分布がベース電流の変化に応答
して、コレクタ電流の増幅された変化を生じるのに要す
る時間によるものである。この時間の１つの測定値は、
線形キャリア分布の場合で少数キャリア・ベース遷移時
間Ｔ＝W2/2Dによって与えられる。ただし、Ｔはベース
遷移時間、Ｗはトランジスタのベース幅、Ｄはベースに
おけるキャリア拡散率である。したがって、ベース幅は
トランジスタの速度と直接的関係を有するように見え、
トランジスタから構成されるコンピュータ等のマシンの
速度に影響を及ぼす。回路の伝播遅延を最小にするに
は、可能な最小のベース幅を有するトランジスタが必要
とされる。
コンピュータ内の論理回路は孤立して存在しない。それ
らは、様々な材料からできていて異なる動作特性を有す
る回路および装置と電気的に連動することができなけれ
ばならない。そのようなインターフェース側は、電界効
果トランジスタ・メモリ・アレイ・チップとの連絡、お
よび工業規格の５ボルト論理回路から構成されたマシン
の各部分との連絡である。
らは、様々な材料からできていて異なる動作特性を有す
る回路および装置と電気的に連動することができなけれ
ばならない。そのようなインターフェース側は、電界効
果トランジスタ・メモリ・アレイ・チップとの連絡、お
よび工業規格の５ボルト論理回路から構成されたマシン
の各部分との連絡である。
これら他の回路は、電圧および電流レベルに関して特定
の電気的インターフェース仕様を有し、この仕様は同じ
種類の装置と一致し、そしてこれら回路は高速ディジタ
ル論理回路を形成する同じ集積回路チップ上になければ
ならない。インターフェース回路を形成する装置に対す
る重要なパラメータは、トランジスタのブレークダウン
電圧である。この電圧のために、装置に過大な応力を加
えず、装置または回路の故障を引き起こさないインター
フェース・アプリケーションにしかトランジスタが使用
できない。この電圧の測定値は、トランジスタのコレク
タ対エミッタ・パンチスルー電圧BV＝（qQ/ke）（Ｗ＋Q
/（2N））によって与えられる。ただし、ｑは電荷の大
きさ、Ｑはベース・ドーピング、Keは半導体の誘電率、
Ｗはベース幅、Ｎはコレクタ・ドービングである。
の電気的インターフェース仕様を有し、この仕様は同じ
種類の装置と一致し、そしてこれら回路は高速ディジタ
ル論理回路を形成する同じ集積回路チップ上になければ
ならない。インターフェース回路を形成する装置に対す
る重要なパラメータは、トランジスタのブレークダウン
電圧である。この電圧のために、装置に過大な応力を加
えず、装置または回路の故障を引き起こさないインター
フェース・アプリケーションにしかトランジスタが使用
できない。この電圧の測定値は、トランジスタのコレク
タ対エミッタ・パンチスルー電圧BV＝（qQ/ke）（Ｗ＋Q
/（2N））によって与えられる。ただし、ｑは電荷の大
きさ、Ｑはベース・ドーピング、Keは半導体の誘電率、
Ｗはベース幅、Ｎはコレクタ・ドービングである。
したがって、ベース幅はトランジスタのブレークダウン
電圧と直接的関係を有するように見え、インターフェー
ス・アプリケーションの範囲を限定する。トランジスタ
のブレークダウン電圧を最大にするには、可能な最大の
ベース幅が必要とされる。
電圧と直接的関係を有するように見え、インターフェー
ス・アプリケーションの範囲を限定する。トランジスタ
のブレークダウン電圧を最大にするには、可能な最大の
ベース幅が必要とされる。
この２つの好ましいトランジスタ特性、すなわち、高速
度と高いブレークダウン即ち降伏電圧は互いに矛盾する
ように見える。高速装置をもたらすドーピング濃度およ
びベース幅にすると、トランジスタの降伏電圧が厳しく
制限され、したがって、トランジスタのインターフェー
ス回路型アプリケーションでの使用が制限される。実際
に、最新技術の高速スイッチング速度が得られるように
現在設計されているトランジスタは、FETメモリ・アレ
イ・チップおよび工業規格のTTL回路とインターフェー
スするために必要な電圧レベル（３〜５ボルト）に耐え
ることができない。
度と高いブレークダウン即ち降伏電圧は互いに矛盾する
ように見える。高速装置をもたらすドーピング濃度およ
びベース幅にすると、トランジスタの降伏電圧が厳しく
制限され、したがって、トランジスタのインターフェー
ス回路型アプリケーションでの使用が制限される。実際
に、最新技術の高速スイッチング速度が得られるように
現在設計されているトランジスタは、FETメモリ・アレ
イ・チップおよび工業規格のTTL回路とインターフェー
スするために必要な電圧レベル（３〜５ボルト）に耐え
ることができない。
この問題に対する従来の解決策は、高速論理チップが生
成したレベルを受け取り、それをより大きな標準的イン
ターフェース信号レベルに変換することができる、特別
なインターフェース集積回路を使用することである。こ
れらの特別なインターフェース集積回路は高速回路の工
程とは異なる工程で作られ、相対的に性能が低く、かつ
伝播遅延がより大きいものの、より高い電圧レベルに耐
えられる。この手法は、高性能システムの設計で問題を
生じる。その理由は、インターフェース回路が低性能の
工程で製造されるからというだけでなく、余分の回路が
要るため論理経路およびマシン内の回路チップの数が多
くなり、そのため物理的実装がより困難となり、論理経
路全体および伝送線の遅延が増すからである。このた
め、高速論理チップ上にインターフェース回路を集積す
ることができる場合よりも、組立てられたディジタル・
システムの動作速度が遅くなり、また高価なものにな
る。
成したレベルを受け取り、それをより大きな標準的イン
ターフェース信号レベルに変換することができる、特別
なインターフェース集積回路を使用することである。こ
れらの特別なインターフェース集積回路は高速回路の工
程とは異なる工程で作られ、相対的に性能が低く、かつ
伝播遅延がより大きいものの、より高い電圧レベルに耐
えられる。この手法は、高性能システムの設計で問題を
生じる。その理由は、インターフェース回路が低性能の
工程で製造されるからというだけでなく、余分の回路が
要るため論理経路およびマシン内の回路チップの数が多
くなり、そのため物理的実装がより困難となり、論理経
路全体および伝送線の遅延が増すからである。このた
め、高速論理チップ上にインターフェース回路を集積す
ることができる場合よりも、組立てられたディジタル・
システムの動作速度が遅くなり、また高価なものにな
る。
従来は、トランジスタの降伏電圧が回路連通にとって十
分であったので、ディジタル論理回路ではこの問題が起
こらなかった。しかし、高電圧増幅器等のアナログ回路
は大きな信号振幅対トランジスタ降伏電圧の問題に直面
し、一種の直列接続された出力トランジスタを使用しな
ければならなかった。しかし、アナログ回路に対する要
件はディジタル論理回路の要件とはまったく異なってい
る。たとえば、歪みを最小にするため、アナログ回路は
信号振幅全体にわたって線形増幅器でなければならな
い。一方、ディジタル論理回路は、離散的論理レベルを
発生するために、２つの安定出力状態において増幅率
（利得）がゼロでなければならない。また、ディジタル
論理回路は、その静的状態でそれの両端間を高電流低電
圧または高電圧低電流にすることにより、電力消費量が
最小になるよう設計される。線形アナログ回路は、高電
流および高電圧を同時に維持しなければならない。
分であったので、ディジタル論理回路ではこの問題が起
こらなかった。しかし、高電圧増幅器等のアナログ回路
は大きな信号振幅対トランジスタ降伏電圧の問題に直面
し、一種の直列接続された出力トランジスタを使用しな
ければならなかった。しかし、アナログ回路に対する要
件はディジタル論理回路の要件とはまったく異なってい
る。たとえば、歪みを最小にするため、アナログ回路は
信号振幅全体にわたって線形増幅器でなければならな
い。一方、ディジタル論理回路は、離散的論理レベルを
発生するために、２つの安定出力状態において増幅率
（利得）がゼロでなければならない。また、ディジタル
論理回路は、その静的状態でそれの両端間を高電流低電
圧または高電圧低電流にすることにより、電力消費量が
最小になるよう設計される。線形アナログ回路は、高電
流および高電圧を同時に維持しなければならない。
オープン・コレクタ・ドライバ回路を含む多数のドライ
バ回路が当技術で知られている。下記の特許は、トラン
ジスタ・スイッチング回路およびドライバ回路に関する
ものである。本発明に関連して、次の技術は唯一の従来
技術、最良の従来技術、または最も関連のある従来技術
ではないことを認識すべきである。
バ回路が当技術で知られている。下記の特許は、トラン
ジスタ・スイッチング回路およびドライバ回路に関する
ものである。本発明に関連して、次の技術は唯一の従来
技術、最良の従来技術、または最も関連のある従来技術
ではないことを認識すべきである。
背景技術 米国特許 1973年10月30日づけでK.F.マシューズ（Mathews）に授
与された“トランジスタ・スイッチング回路（Transist
or Switching回路）”と題する第3769524号。
与された“トランジスタ・スイッチング回路（Transist
or Switching回路）”と題する第3769524号。
1976年６月８日づけでJ.ケイン（Kane）等に授与された
“TTL互換論理ゲート回路（TTL Compatible Logic Gate
Circuit）”と題する第3962590号。
“TTL互換論理ゲート回路（TTL Compatible Logic Gate
Circuit）”と題する第3962590号。
1976年８月10日づけでD.L.フェット（Fett）等に授与さ
れた“論理レベル変換機構（Logic Level Translato
r）”と題する第3974402号。
れた“論理レベル変換機構（Logic Level Translato
r）”と題する第3974402号。
1978年１月24日づけでW.J.バトラー（Butler）等に授与
された“高電圧ドライバ回路（High Voltage Driver Cr
icuit）”と題する第4070600号。
された“高電圧ドライバ回路（High Voltage Driver Cr
icuit）”と題する第4070600号。
1981年２月17日づけでG.J.ガウデンツイ（Gaudenzi）に
授与された“ドッタブル・アクティブ・コレクタ・ドラ
イバ回路（Dottable Active Collector Driver Circui
t）”と題する第4251737号。
授与された“ドッタブル・アクティブ・コレクタ・ドラ
イバ回路（Dottable Active Collector Driver Circui
t）”と題する第4251737号。
C.問題点を解決する手段 本発明は、トランジスタ速度対降伏電圧の問題に対する
回路による解決策を提供する。最大速度をもたらす方法
で作成したトランジスタを直列に接続して、全印加電圧
がそれらの間で分割されるようにする。このようにする
と、１つのトランジスタが全電圧に耐えなくともよく、
各装置はその降伏電圧定格の範囲内で動作する。しか
し、直列トランジスタを多数接続するため、どのような
インターフェース要件をも満たす任意に大きな電圧振幅
が発生することができる。さらに、ここで開示する回路
は、各電源の極限に近い２つの可能な出力電圧レベルの
みを有する真のディジタル論理回路であり、最大回路効
率をもたらす。各２進状態における回路電圧利得はゼロ
であり、安定した出力レベルが保証される。ここに開示
する回路の最も重要な動作態様は、直列トランジスタ
が、回路出力が２進状態の間で変化するときに動的スイ
ッチング・インターバル中でも、電圧分割を維持するこ
とである。したがって、状態が「オン」から「オフ」に
切り換わる間でも、トランジスタな常に過電圧から保護
される。
回路による解決策を提供する。最大速度をもたらす方法
で作成したトランジスタを直列に接続して、全印加電圧
がそれらの間で分割されるようにする。このようにする
と、１つのトランジスタが全電圧に耐えなくともよく、
各装置はその降伏電圧定格の範囲内で動作する。しか
し、直列トランジスタを多数接続するため、どのような
インターフェース要件をも満たす任意に大きな電圧振幅
が発生することができる。さらに、ここで開示する回路
は、各電源の極限に近い２つの可能な出力電圧レベルの
みを有する真のディジタル論理回路であり、最大回路効
率をもたらす。各２進状態における回路電圧利得はゼロ
であり、安定した出力レベルが保証される。ここに開示
する回路の最も重要な動作態様は、直列トランジスタ
が、回路出力が２進状態の間で変化するときに動的スイ
ッチング・インターバル中でも、電圧分割を維持するこ
とである。したがって、状態が「オン」から「オフ」に
切り換わる間でも、トランジスタな常に過電圧から保護
される。
本発明の特定の実施例を以下に完全に開示する。本発明
の重要な特徴は、エミッタ抵抗とベース抵抗およびベー
ス電圧降下ベースーコレクタ・ダイオードを有する上部
の直列接続トランジスタを用いる点にある。以下に完全
に説明するように、これらの素子は、トランジスタにか
かる電圧を制御し、スイッチング中その電圧をその安全
な動作領域内に保持する働きをする。出力振幅をここに
示した値以上に増大させるため、幾つかの同様の段を直
列に組み合わせることもできる。
の重要な特徴は、エミッタ抵抗とベース抵抗およびベー
ス電圧降下ベースーコレクタ・ダイオードを有する上部
の直列接続トランジスタを用いる点にある。以下に完全
に説明するように、これらの素子は、トランジスタにか
かる電圧を制御し、スイッチング中その電圧をその安全
な動作領域内に保持する働きをする。出力振幅をここに
示した値以上に増大させるため、幾つかの同様の段を直
列に組み合わせることもできる。
本発明の主目的は、狭いベース幅を有する高速トランジ
スタを効率的かつ信頼できる形で使用する、ディジタル
回路を提供することにある。
スタを効率的かつ信頼できる形で使用する、ディジタル
回路を提供することにある。
本発明の他の目的は、狭いベース幅を有する高速トラン
ジスタのパンチスルー電圧の問題、その他のコレクター
ベースおよびコレクターエミッタ降伏電圧の問題を未然
に防止する、ディジタル・インターフェース回路を提供
することにある。
ジスタのパンチスルー電圧の問題、その他のコレクター
ベースおよびコレクターエミッタ降伏電圧の問題を未然
に防止する、ディジタル・インターフェース回路を提供
することにある。
その他の目的は、狭いベース幅を有する高速トランジス
タを用いた論理回路用の改良された出力段を提供するこ
とである。
タを用いた論理回路用の改良された出力段を提供するこ
とである。
さらに他の目的は、改良された高速論理回路を提供する
ことにある。
ことにある。
本発明は、関連するトランジスタ・ベース駆動回路と一
緒に電源レールの間に接続された、直列接続出力トラン
ジスタとして要約することができ、前記トランジスタ・
ベース駆動回路は、電源電圧が直列接続トランジスタの
間で分割され、したがって、各トランジスタに過電圧が
印加されるのを防止する事を保証するものである。
緒に電源レールの間に接続された、直列接続出力トラン
ジスタとして要約することができ、前記トランジスタ・
ベース駆動回路は、電源電圧が直列接続トランジスタの
間で分割され、したがって、各トランジスタに過電圧が
印加されるのを防止する事を保証するものである。
D.実施例 垂直構造を有するトランジスタは、より速いスイッチン
グ速度を得るため、降伏電圧を犠牲にし、BVCEOが2.5V
の装置をもたらす。（BVCEOは、ベース開放状態でのコ
レクターエミッタ降伏電圧であると定義される。）シス
テム電源（−2.2V、−0.6V、0.0V、＋1.4V）は、工業規
格のTTL装置とインターフェースすることができる信号
振幅を生成するのに十分であるが、高速（狭いベース
の）トランジスタのBVCEO限界を越える、3.6ボルトの電
圧差を有する。本発明によれば、以下に詳しく開示する
ドライバ回路は、トランジスタBVCEO（2.5V）を越えず
に、全電圧（3.6V）にわたる論理振幅を発生することが
できる。
グ速度を得るため、降伏電圧を犠牲にし、BVCEOが2.5V
の装置をもたらす。（BVCEOは、ベース開放状態でのコ
レクターエミッタ降伏電圧であると定義される。）シス
テム電源（−2.2V、−0.6V、0.0V、＋1.4V）は、工業規
格のTTL装置とインターフェースすることができる信号
振幅を生成するのに十分であるが、高速（狭いベース
の）トランジスタのBVCEO限界を越える、3.6ボルトの電
圧差を有する。本発明によれば、以下に詳しく開示する
ドライバ回路は、トランジスタBVCEO（2.5V）を越えず
に、全電圧（3.6V）にわたる論理振幅を発生することが
できる。
第１図の概略図を参照すると、ドライバ回路への入力
は、既知の電流スイッチまたはTTL論理回路等の論理回
路でよい。電流スイッチ論理回路は、当技術では周知で
あり、したがって、それについての詳細な説明は行なわ
ない。第１図には、それぞれトランジスタT1とT2のベー
スに接続された第１および第２の端子を有する電流スイ
ッチ論理回路が示されている。（本出願人の発明は特定
の種類（テクノロジー・ファミリー）の論理回路や、２
つの入力を有する論理回路に限定されるものではな
い。）電流スイッチのコレクタ負荷抵抗R1は、入力トラ
ンジスタを飽和させずに最大のコレクタ振幅をもたらす
ように配列されている。電流スイッチ出力コレクタ（T
1、T2）は、エミッタ・フォロワ・レベル・シフト回路
に接続され、エミッタ・フォワロ・レベル・シフト回路
は、コレクタ電圧振幅を最大の負の供給電圧、−2.2Vに
降下させて、高電圧出力段用のベース駆動電流を発生す
る。
は、既知の電流スイッチまたはTTL論理回路等の論理回
路でよい。電流スイッチ論理回路は、当技術では周知で
あり、したがって、それについての詳細な説明は行なわ
ない。第１図には、それぞれトランジスタT1とT2のベー
スに接続された第１および第２の端子を有する電流スイ
ッチ論理回路が示されている。（本出願人の発明は特定
の種類（テクノロジー・ファミリー）の論理回路や、２
つの入力を有する論理回路に限定されるものではな
い。）電流スイッチのコレクタ負荷抵抗R1は、入力トラ
ンジスタを飽和させずに最大のコレクタ振幅をもたらす
ように配列されている。電流スイッチ出力コレクタ（T
1、T2）は、エミッタ・フォロワ・レベル・シフト回路
に接続され、エミッタ・フォワロ・レベル・シフト回路
は、コレクタ電圧振幅を最大の負の供給電圧、−2.2Vに
降下させて、高電圧出力段用のベース駆動電流を発生す
る。
エミッタ・フォロワ・レベル・シフト回路は、第１図に
示すように、トランジスタTE、ダイオード接続トランジ
スタTD、ショットキー・ダイオードD2および抵抗R3から
構成されている。トランジスタTEのベースは、トランジ
スタT1およびT2のコレクタに接続されている。エミッタ
・フォロワ・レベル・シフト回路からの出力は、ショッ
トキー・ダイオードD2と抵抗R3の接続点から取られる。
示すように、トランジスタTE、ダイオード接続トランジ
スタTD、ショットキー・ダイオードD2および抵抗R3から
構成されている。トランジスタTEのベースは、トランジ
スタT1およびT2のコレクタに接続されている。エミッタ
・フォロワ・レベル・シフト回路からの出力は、ショッ
トキー・ダイオードD2と抵抗R3の接続点から取られる。
第１図で、破線で囲み「高電圧出力段」と記された回路
を参照する。オフチップ・パッドと電圧電源の間にトラ
ンジスタT11およびT10が直列に接続されている。オフチ
ップ・パッドは、電圧源（＋1.4V）に接続された終端抵
抗に接続されている。T11のエミッタはT10のコレクタに
接続され、T10のエミッタは電圧電源（−2.2V）に接続
されている。T11のベースは、抵抗R5を経て基準電圧電
源（0.0V）に接続されている。抵抗R6はT11のエミッタ
を基準電圧電源（0.0V）に接続する。T10のベースは抵
抗R4を経てエミッタ・フォロワ・レベル・シフト回路の
出力に接続されている。
を参照する。オフチップ・パッドと電圧電源の間にトラ
ンジスタT11およびT10が直列に接続されている。オフチ
ップ・パッドは、電圧源（＋1.4V）に接続された終端抵
抗に接続されている。T11のエミッタはT10のコレクタに
接続され、T10のエミッタは電圧電源（−2.2V）に接続
されている。T11のベースは、抵抗R5を経て基準電圧電
源（0.0V）に接続されている。抵抗R6はT11のエミッタ
を基準電圧電源（0.0V）に接続する。T10のベースは抵
抗R4を経てエミッタ・フォロワ・レベル・シフト回路の
出力に接続されている。
トランジスタT10にベース電流が流れ込まない場合、T10
はオフであり、VBE＝OV、VCE＝2.2Vであり、トランジス
タT11はオフ、VBE＝OV、VCE＝1.4Vである。
はオフであり、VBE＝OV、VCE＝2.2Vであり、トランジス
タT11はオフ、VBE＝OV、VCE＝1.4Vである。
トランジスタT10がオンになると、そのコレクタ電圧が
0.8Vだけ降下し、その時点でT10はトランジスタT11がオ
ンになることでクランプされる。このとき、トランジス
タT10はオン、VBE＝0.8V、VCE＝1.4V、トランジスタT11
はオン、VBE＝0.8V、VCE＝2.2Vである。
0.8Vだけ降下し、その時点でT10はトランジスタT11がオ
ンになることでクランプされる。このとき、トランジス
タT10はオン、VBE＝0.8V、VCE＝1.4V、トランジスタT11
はオン、VBE＝0.8V、VCE＝2.2Vである。
ライン容量の放電とプルアップ終端抵抗RTにかかる発生
電圧とによるライン電流が、直列接続されたトランジス
タT11とT10中を流れ始める。トランジスタT11上の飽和
防止SBD（ショットキ・バリア・ダイオード）クランプ
が導通し始めるまで、パッド電圧は降下する。
電圧とによるライン電流が、直列接続されたトランジス
タT11とT10中を流れ始める。トランジスタT11上の飽和
防止SBD（ショットキ・バリア・ダイオード）クランプ
が導通し始めるまで、パッド電圧は降下する。
図面の第１図から明らかなように、オープン・コレクタ
・ドライバおよび出力パッドは第１のチップ（チップ
１）上にあり、終端回路（図面では終端抵抗RTとして示
してある）は第２のチップ（チップ２）上にある。別の
方法として、オープン・コレクタ・ドライバ、終端回路
および出力パッドと同じチップ上に設けることも可能で
ある。
・ドライバおよび出力パッドは第１のチップ（チップ
１）上にあり、終端回路（図面では終端抵抗RTとして示
してある）は第２のチップ（チップ２）上にある。別の
方法として、オープン・コレクタ・ドライバ、終端回路
および出力パッドと同じチップ上に設けることも可能で
ある。
トランジスタT10はオン、VBE＝0.8V、VCE＝1.4V、トラ
ンジスタT11はオン、VBE＝0.8V、VCE＝0.2Vである。
ンジスタT11はオン、VBE＝0.8V、VCE＝0.2Vである。
トランジスタT11SBDクランプ中を通る電流がベースと直
列な抵抗R5を通って流れ、トランジスタT11のベースを
電圧降下させる。パッド電圧が降下すると、SBDがベー
スを引き下げ、トランジスタT11のエミッタ電圧は降下
する。トランジスタT11のエミッタ、またはトランジス
タT10のコレクタは、トランジスタT10上の飽和防止SBD
クランプが導通し始めるまで、降下し続ける。
列な抵抗R5を通って流れ、トランジスタT11のベースを
電圧降下させる。パッド電圧が降下すると、SBDがベー
スを引き下げ、トランジスタT11のエミッタ電圧は降下
する。トランジスタT11のエミッタ、またはトランジス
タT10のコレクタは、トランジスタT10上の飽和防止SBD
クランプが導通し始めるまで、降下し続ける。
トランジスタT10はオン、VBE＝0.8V、VCE＝0.2V、トラ
ンジスタT11はオン、VBE＝0.8V、VCE＝0.2Vである。
ンジスタT11はオン、VBE＝0.8V、VCE＝0.2Vである。
トランジスタT11のコレクタは3.2V動いており、装置の
両端間に最大2.2Vが現われる。
両端間に最大2.2Vが現われる。
オフになった場合は、全く逆のことが起こる。トランジ
スタT10からのベース駆動電圧が除去されると、そのコ
レクタが解放され、0.0Vまで充電される。同時に、トラ
ンジスタT11がオフになり、パッドを1.4Vまで充電させ
る。
スタT10からのベース駆動電圧が除去されると、そのコ
レクタが解放され、0.0Vまで充電される。同時に、トラ
ンジスタT11がオフになり、パッドを1.4Vまで充電させ
る。
第２図の概略図を参照すると、動作は第１図に示すもの
と同様である。相違点は、ダイオード接続トランジスタ
TLが導入され、T10のベース−エミッタ接合と並列に接
続されていることである。TLのエミッタは、T10のエミ
ッタに接続され、TLのベースとコレクタはT10のベース
に接続される。このため、T10へのエミッタ電流が、T10
のエミッタ領域とTLのエミッタ領域の比によって決定さ
れる、TLのエミッタ電流のある倍数に制限される、周知
の電流鏡像構成が成立している。したがって、チップ出
力パッドが偶然に電源電圧へ短絡された場合に、出力ト
ランジスタT10とT11の電流が制限され過電流に対して保
護される。
と同様である。相違点は、ダイオード接続トランジスタ
TLが導入され、T10のベース−エミッタ接合と並列に接
続されていることである。TLのエミッタは、T10のエミ
ッタに接続され、TLのベースとコレクタはT10のベース
に接続される。このため、T10へのエミッタ電流が、T10
のエミッタ領域とTLのエミッタ領域の比によって決定さ
れる、TLのエミッタ電流のある倍数に制限される、周知
の電流鏡像構成が成立している。したがって、チップ出
力パッドが偶然に電源電圧へ短絡された場合に、出力ト
ランジスタT10とT11の電流が制限され過電流に対して保
護される。
第３図の概略図を参照すると、第３の直列トランジスタ
T12が高電圧出力段に接続されている。チップ・パッドT
12のコレクタに接続されている。オフチップ・パッッド
は、高電圧電源（＋2.8V）に接続された終端抵抗に接続
されている。T12のエミッタはT11のコレクタに接続さ
れ、T11のエミッタはT10のコレクタに接続され、T10の
エミッタは電圧電源（−2.2V）に接続されている。T12
のベースは抵抗R7を経て基準電圧電源（＋1.4V）に接続
されている。抵抗R8はT12のエミッタを基準電圧電源
（＋1.4V）に接続する。第１図の場合と同じく、T11の
ベースは抵抗R5を経て基準電圧電源（0.0V）に接続され
ている。抵抗R6はT11のエミッタを基準電圧電源（0.0
V）に接続する。T10のベースは抵抗R4を経てエミッタ・
フォロワ・レベル・シフタの出力に接続されている。直
列接続された出力トランジスタの両端間に合計5Vがかか
る。
T12が高電圧出力段に接続されている。チップ・パッドT
12のコレクタに接続されている。オフチップ・パッッド
は、高電圧電源（＋2.8V）に接続された終端抵抗に接続
されている。T12のエミッタはT11のコレクタに接続さ
れ、T11のエミッタはT10のコレクタに接続され、T10の
エミッタは電圧電源（−2.2V）に接続されている。T12
のベースは抵抗R7を経て基準電圧電源（＋1.4V）に接続
されている。抵抗R8はT12のエミッタを基準電圧電源
（＋1.4V）に接続する。第１図の場合と同じく、T11の
ベースは抵抗R5を経て基準電圧電源（0.0V）に接続され
ている。抵抗R6はT11のエミッタを基準電圧電源（0.0
V）に接続する。T10のベースは抵抗R4を経てエミッタ・
フォロワ・レベル・シフタの出力に接続されている。直
列接続された出力トランジスタの両端間に合計5Vがかか
る。
追加のトランジスタT12を含む点以外は、動作は第１図
に関連して説明したことと同様である。トランジスタT1
0にベース電流が流れ込まない場合、トランジスタT10、
T11、T12はオフである。
に関連して説明したことと同様である。トランジスタT1
0にベース電流が流れ込まない場合、トランジスタT10、
T11、T12はオフである。
T10のVBE＝0V、T10のVCE＝2.2V、 T11のVBE＝0V、T11のVCE＝1.4V、 T12のVBE＝0V、T12のVCE＝1.4V。
トランジスタT10がオンになると、トランジスタT11およ
びT12が起動し、出力パッドに接続された終端抵抗から
電流を引き出す。
びT12が起動し、出力パッドに接続された終端抵抗から
電流を引き出す。
T10のVBE＝0.8V、T10のVCE＝1.4V、 T11のVBE＝0.8V、T11のVCE＝1.4V、 T12のVBE＝0.8V、T12のVCE＝2.2V。
パッド電圧が降下して、出力トランジスタT12、T11、T1
0の飽和防止SBDクランプが起動されると、各電圧が下記
の値をとり、 T10のVBE＝0.8V、T10のVCE＝0.2V、 T11のVBE＝0.8V、T11のVCE＝0.2V、 T12のVBE＝0.8V、T12のVCE＝0.2V。
0の飽和防止SBDクランプが起動されると、各電圧が下記
の値をとり、 T10のVBE＝0.8V、T10のVCE＝0.2V、 T11のVBE＝0.8V、T11のVCE＝0.2V、 T12のVBE＝0.8V、T12のVCE＝0.2V。
またドライバの出力、すなわちT12のコレクタが4.4V動
き、トランジスタの両端には最大2.2Vの電圧が現われ
る。オフになった場合は、全く逆のことが起こる。
き、トランジスタの両端には最大2.2Vの電圧が現われ
る。オフになった場合は、全く逆のことが起こる。
自明のことであるが、直列接続されるトランジスタの数
は、ここで説明した２または３に限定されず、トランジ
スタの両端間に現われる電圧を制限しながら、任意に大
きな出力電圧振幅に備えるのに十分な数だけ、このよう
に直列に接続することができる。
は、ここで説明した２または３に限定されず、トランジ
スタの両端間に現われる電圧を制限しながら、任意に大
きな出力電圧振幅に備えるのに十分な数だけ、このよう
に直列に接続することができる。
第４図の理想化された波形を第１図の高電圧振幅オープ
ン・コレクタ・ドライバと併せ見ると、T1のベースに印
加された入力信号が、0Vの周囲で切り換わることが示さ
れる。このため、T10コレクタ波形が示すように、出力
トランジスタT11とT10の両端間で電圧分割を維持しなが
ら、出力、すなわち、T11のコレクタが切り換わる。参
考のため電源電圧VCCおよびVEEを示してある。
ン・コレクタ・ドライバと併せ見ると、T1のベースに印
加された入力信号が、0Vの周囲で切り換わることが示さ
れる。このため、T10コレクタ波形が示すように、出力
トランジスタT11とT10の両端間で電圧分割を維持しなが
ら、出力、すなわち、T11のコレクタが切り換わる。参
考のため電源電圧VCCおよびVEEを示してある。
第５図の理想化された波形を第４図の波形と併せ見る
と、直列出力トランジスタT10とT11に対する実際のベー
ス−エミッタ電圧およびベース−コレクタ電圧が示して
あり、スイッチング、インターバル中に電圧分割が維持
されることが示される。
と、直列出力トランジスタT10とT11に対する実際のベー
ス−エミッタ電圧およびベース−コレクタ電圧が示して
あり、スイッチング、インターバル中に電圧分割が維持
されることが示される。
第６図の概略図を参照すると、高電圧振幅オープン・コ
レクタ・ドライバを、電流スイッチ論理回路からのシフ
トされたエミッタ・フォロワ信号レベルによって駆動す
る必要はない。ここでは、出力直列トランジスタT10とT
11がTTL型論理ゲートによって駆動される例を示す。入
力TTLトランジスタT1とT2のコレクタは、直列出力トラ
ンジスタT10のベースに接続されている。入力トランジ
スタT1とT2のエミッタに印加される入力論理信号は、正
常モードまたは反転モードで活動状態になる。入力トラ
ンジスタが正常モードで活動状態にあるときは、直列出
力トランジスタT10にベース電流は流れ込まない。入力
トランジスタが反転モードで活動状態にあるときは、直
列出力トランジスタT10のベースに電流が流入する。第
１図と関連して説明したのと同様に、トランジスタT10
に流れ込むスイッチング・ベース電流は、直列接続され
たトランジスタT10とT11の両端間で電圧分割を維持しな
がら、T11のコレクタで出力電圧振幅に変換される。
レクタ・ドライバを、電流スイッチ論理回路からのシフ
トされたエミッタ・フォロワ信号レベルによって駆動す
る必要はない。ここでは、出力直列トランジスタT10とT
11がTTL型論理ゲートによって駆動される例を示す。入
力TTLトランジスタT1とT2のコレクタは、直列出力トラ
ンジスタT10のベースに接続されている。入力トランジ
スタT1とT2のエミッタに印加される入力論理信号は、正
常モードまたは反転モードで活動状態になる。入力トラ
ンジスタが正常モードで活動状態にあるときは、直列出
力トランジスタT10にベース電流は流れ込まない。入力
トランジスタが反転モードで活動状態にあるときは、直
列出力トランジスタT10のベースに電流が流入する。第
１図と関連して説明したのと同様に、トランジスタT10
に流れ込むスイッチング・ベース電流は、直列接続され
たトランジスタT10とT11の両端間で電圧分割を維持しな
がら、T11のコレクタで出力電圧振幅に変換される。
E.発明の効果 本発明は動作速度対破壊電圧の問題を解決したトランジ
スタ回路を実現する。
スタ回路を実現する。
第１図は本説明による高電圧スウィング・オープン・コ
レクタ・ドライバの第１の実施例を示す概略図、 第２図は本説明による高電圧スウィング・オープン・コ
レクタ・ドライバの第２の実施例を示す概略図、 第３図は本説明による高電圧スウィング・オープン・コ
レクタ・ドライバの第３の実施例を示す概略図、 第４図は、第１図の高電圧スウィング・オープン・コレ
クタ・ドライバの説明および動作を理解する際の一助と
して、それと併せ見るべき理想化された波形を示す波形
図、 第５図は第１図の高電圧スウィング・コレクタ・ドライ
バの説明および動作を理解する際の一助として、それと
併せ見るべき理想化された波形を示す波形図、 第６図は本説明による高電圧スウィング・オーブン・コ
レクタ・ドライバの他の実施例を示す概略図である。 D2……ショットキー・ダイオード、R1……コレクタ負荷
抵抗、T1、T2、T10、T11、TE……トランジスタ、TD、TL
……ダイオード接続トランジスタ。
レクタ・ドライバの第１の実施例を示す概略図、 第２図は本説明による高電圧スウィング・オープン・コ
レクタ・ドライバの第２の実施例を示す概略図、 第３図は本説明による高電圧スウィング・オープン・コ
レクタ・ドライバの第３の実施例を示す概略図、 第４図は、第１図の高電圧スウィング・オープン・コレ
クタ・ドライバの説明および動作を理解する際の一助と
して、それと併せ見るべき理想化された波形を示す波形
図、 第５図は第１図の高電圧スウィング・コレクタ・ドライ
バの説明および動作を理解する際の一助として、それと
併せ見るべき理想化された波形を示す波形図、 第６図は本説明による高電圧スウィング・オーブン・コ
レクタ・ドライバの他の実施例を示す概略図である。 D2……ショットキー・ダイオード、R1……コレクタ負荷
抵抗、T1、T2、T10、T11、TE……トランジスタ、TD、TL
……ダイオード接続トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 昭45−19019（ＪＰ，Ｂ１) 特公 昭57−55333（ＪＰ，Ｂ２) 米国特許3769524（ＵＳ，Ａ) 米国特許3962590（ＵＳ，Ａ) 米国特許3974402（ＵＳ，Ａ) 米国特許4070600（ＵＳ，Ａ) 米国特許4251737（ＵＳ，Ａ) 米国特許4296336（ＵＳ，Ａ)
Claims (1)
- 【請求項１】エミッタ、ベースおよび出力パッドに接続
されたコレクタを有する第１のトランジスタと、 第１の電位源に接続されたエミッタ、論理入力信号を受
け取るベースおよび上記第１のトランジスタのエミッタ
に接続されたコレクタを有する第２のトランジスタと、 基準電位源と上記第１のトランジスタのベースとの間に
接続された第１の抵抗と、 上記基準電位源と上記第１のトランジスタのエミッタと
の間に接続された第２の抵抗と、 上記第１のトランジスタのベースとコレクタとの間に接
続された第１のショットキ・バイア・ダイオードと、 上記第２のトランジスタのベースとコレクタとの間に接
続された第２のショットキ・バイア・ダイオードと、 上記出力パッドと第２の電位源との間に接続された負荷
回路とを有し、 動作時に現れる上記第１および第２のトランジスタのコ
レクタ−エミッタ電圧をVce、上記第１のトランジスタ
のコレクタ電圧をVcとしたとき、Vceが上記第１および
第２のトランジスタのBVceoよりも小さく、Vcの電圧変
化幅がBVceoよりも大きくなるように設定されているオ
フチップ・ドライバ回路を有する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/855,994 US4677312A (en) | 1986-04-25 | 1986-04-25 | High voltage swing open collector driver |
| US855994 | 1992-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257217A JPS62257217A (ja) | 1987-11-09 |
| JPH07101842B2 true JPH07101842B2 (ja) | 1995-11-01 |
Family
ID=25322639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068171A Expired - Lifetime JPH07101842B2 (ja) | 1986-04-25 | 1987-03-24 | ドライバ回路を有する集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677312A (ja) |
| EP (1) | EP0242651B1 (ja) |
| JP (1) | JPH07101842B2 (ja) |
| DE (1) | DE3784090T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| NL8702781A (nl) * | 1987-11-20 | 1989-06-16 | Philips Nv | Geintegreerde logische schakeling met "hot-carrier-stress"-reduktie en instabiliteiten-demping. |
| DE68924426T2 (de) * | 1989-10-26 | 1996-05-02 | Ibm | Selbstreferenzierte Stromschaltungslogik mit Push-Pull-Ausgangspuffer. |
| US5302864A (en) * | 1990-04-05 | 1994-04-12 | Kabushiki Kaisha Toshiba | Analog standard cell |
| US5241223A (en) * | 1992-05-12 | 1993-08-31 | International Business Machines Corporation | NORi circuit/bias generator combination compatible with CSEF circuits |
| US6104229A (en) * | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
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| US3974402A (en) | 1975-03-26 | 1976-08-10 | Honeywell Information Systems, Inc. | Logic level translator |
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| US4251737A (en) | 1978-12-29 | 1981-02-17 | International Business Machines Corporation | Dottable active collector driver circuit |
| US4296336A (en) | 1979-01-22 | 1981-10-20 | General Semiconductor Co., Inc. | Switching circuit and method for avoiding secondary breakdown |
Family Cites Families (8)
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|---|---|---|---|---|
| US4065683A (en) * | 1974-06-12 | 1977-12-27 | Square D Company | Circuitry for industrial logic systems |
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| JPS5755333A (en) * | 1980-09-19 | 1982-04-02 | Sanyo Electric Co Ltd | Utilizing system of hot drainage |
| US4429237A (en) * | 1981-03-20 | 1984-01-31 | International Business Machines Corp. | High voltage on chip FET driver |
| JPS58116759A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | 出力ドライバ回路 |
| US4508978A (en) * | 1982-09-16 | 1985-04-02 | Texas Instruments Incorporated | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits |
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| US4584490A (en) * | 1984-03-30 | 1986-04-22 | Signetics Corporation | Input circuit for providing discharge path to enhance operation of switching transistor circuits |
-
1986
- 1986-04-25 US US06/855,994 patent/US4677312A/en not_active Expired - Fee Related
-
1987
- 1987-03-24 JP JP62068171A patent/JPH07101842B2/ja not_active Expired - Lifetime
- 1987-04-01 DE DE8787104810T patent/DE3784090T2/de not_active Expired - Fee Related
- 1987-04-01 EP EP87104810A patent/EP0242651B1/en not_active Expired - Lifetime
Patent Citations (6)
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| US4070600A (en) | 1976-12-23 | 1978-01-24 | General Electric Company | High voltage driver circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3784090T2 (de) | 1993-08-12 |
| EP0242651A3 (en) | 1990-01-10 |
| US4677312A (en) | 1987-06-30 |
| EP0242651A2 (en) | 1987-10-28 |
| DE3784090D1 (de) | 1993-03-25 |
| EP0242651B1 (en) | 1993-02-10 |
| JPS62257217A (ja) | 1987-11-09 |
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