JPH0720059B2 - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPH0720059B2 JPH0720059B2 JP59102538A JP10253884A JPH0720059B2 JP H0720059 B2 JPH0720059 B2 JP H0720059B2 JP 59102538 A JP59102538 A JP 59102538A JP 10253884 A JP10253884 A JP 10253884A JP H0720059 B2 JPH0720059 B2 JP H0720059B2
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はデイジタル論理回路に係り、特に大型電子計算
機等で使用される超高速高集積のLSIに用いて好適な論
理回路に関する。
機等で使用される超高速高集積のLSIに用いて好適な論
理回路に関する。
大型電子計算機等に使用される超高速のデイジタル論理
LSIには、計算機の性能向上につれて高速化，高集積
化，および回路当り消費電力の低減とが要求される。回
路の高速性を保ちつつ消費電力を低減するためにはデバ
イスの性能を向上させると同時に、電源電圧を低減させ
ることが重要な技術となる。
LSIには、計算機の性能向上につれて高速化，高集積
化，および回路当り消費電力の低減とが要求される。回
路の高速性を保ちつつ消費電力を低減するためにはデバ
イスの性能を向上させると同時に、電源電圧を低減させ
ることが重要な技術となる。
第１図は、LSIの入力バツフア回路の従来例を示す回路
図である（例えば、特開昭58−83434号公報）。図中１
は入力端子、２は入力保護回路、３は出力端子である。
この回路は入力端子１からの入力信号を２個のトランジ
スタQ1′,Q2′から成る差動トランジスタ回路で受け、
その正相出力をエミツタフオロアトランジスタのQ3′を
介して出力するものである。差動トランジスタ回路は、
正相出力信号の一部を反転入力トランジスタQ2′に帰還
することにより非閾値化されている。
図である（例えば、特開昭58−83434号公報）。図中１
は入力端子、２は入力保護回路、３は出力端子である。
この回路は入力端子１からの入力信号を２個のトランジ
スタQ1′,Q2′から成る差動トランジスタ回路で受け、
その正相出力をエミツタフオロアトランジスタのQ3′を
介して出力するものである。差動トランジスタ回路は、
正相出力信号の一部を反転入力トランジスタQ2′に帰還
することにより非閾値化されている。
一般に高速なLSIでは、その入出力信号レベルとしてECL
レベルが用いられる。ECLレベルの場合、Lowレベルの電
圧として約−1.6Vから−1.8V程度までを補償する必要が
ある。第１図の回路では、差動のトランジスタ回路の電
流源抵抗R3′に生じさせる電圧を小さくすると、入力信
号および電源電圧VEE′の変動に対する出力信号（出力
端子３に発生する電圧）の変動の割合が増大し、回路の
動作マージンが減少する。このため、第１図の回路でEC
Lレベルを受ける場合、電源VEE′の変動を±10％程度と
仮定しても、電源電圧VEE′の値は−3V程度よりも小さ
くすることはできない。このため、電源電圧を低減して
回路消費電力を小さくすることには限界があつた。
レベルが用いられる。ECLレベルの場合、Lowレベルの電
圧として約−1.6Vから−1.8V程度までを補償する必要が
ある。第１図の回路では、差動のトランジスタ回路の電
流源抵抗R3′に生じさせる電圧を小さくすると、入力信
号および電源電圧VEE′の変動に対する出力信号（出力
端子３に発生する電圧）の変動の割合が増大し、回路の
動作マージンが減少する。このため、第１図の回路でEC
Lレベルを受ける場合、電源VEE′の変動を±10％程度と
仮定しても、電源電圧VEE′の値は−3V程度よりも小さ
くすることはできない。このため、電源電圧を低減して
回路消費電力を小さくすることには限界があつた。
第２図は、米国特許第3795822号に挙げられている、他
の従来例である。図において、100,101は入力端子であ
り、200,201は出力端子である。Q2″は入力用のマルチ
エミツタトランジスタ、Q3″は出力用のマルチエミツタ
トランジスタ、Q9″はクランプ用トランジスタである。
R100,101は終端抵抗であり、R102は入力トランジスタQ
2″の負荷として使用される抵抗である。また、VEE″は
負電源である。この回路は本来論理回路として使用され
るものであるが、回路構成的にはLSIの入力バツフア回
路としても作用可能である。この回路は、入力信号を入
力トランジスタQ2″のエミツタに直接入力するものであ
り、その結果として、第１図に示した従来例よりも小さ
い電源電圧で動作可能である。この回路では、出力端子
200または201に生じる論理Lowレベルは負電源VEE″の変
動によつて変化し、その変化の程度は負電源 VEE″の変動量に、終端抵抗R100またはR101の電圧降下
と負荷抵抗R200の電圧降下の比を乗じたものになる。し
たがつて、負電源VEE″を小さくすることは終端抵抗R
100（R101）の電圧降下の減少を導びき、その結果とし
て出力信号の変動量の増大すなわち回路動作マージンの
減少を呼び起こす。
の従来例である。図において、100,101は入力端子であ
り、200,201は出力端子である。Q2″は入力用のマルチ
エミツタトランジスタ、Q3″は出力用のマルチエミツタ
トランジスタ、Q9″はクランプ用トランジスタである。
R100,101は終端抵抗であり、R102は入力トランジスタQ
2″の負荷として使用される抵抗である。また、VEE″は
負電源である。この回路は本来論理回路として使用され
るものであるが、回路構成的にはLSIの入力バツフア回
路としても作用可能である。この回路は、入力信号を入
力トランジスタQ2″のエミツタに直接入力するものであ
り、その結果として、第１図に示した従来例よりも小さ
い電源電圧で動作可能である。この回路では、出力端子
200または201に生じる論理Lowレベルは負電源VEE″の変
動によつて変化し、その変化の程度は負電源 VEE″の変動量に、終端抵抗R100またはR101の電圧降下
と負荷抵抗R200の電圧降下の比を乗じたものになる。し
たがつて、負電源VEE″を小さくすることは終端抵抗R
100（R101）の電圧降下の減少を導びき、その結果とし
て出力信号の変動量の増大すなわち回路動作マージンの
減少を呼び起こす。
ここで本回路で前述のECLレベルを受けることを考えて
みる。たとえば負電源VEE″の変動量を±10％と仮定
し、出力端子200（201）に約500mVの信号振幅を生じさ
せるとする。このとき、負電源VEE″の中心値を−2.5V
としたでも、出力端子200（201）に生じる論理Lowレベ
ルの変化は約±150mVとなる。実際には入力端子100（10
1）に入力される信号自体も変動するため、本回路で入
力バツフア回路を構成する場合の負電源VEE″の実用的
な上限値は約−2.5Vよりも低い値となる。
みる。たとえば負電源VEE″の変動量を±10％と仮定
し、出力端子200（201）に約500mVの信号振幅を生じさ
せるとする。このとき、負電源VEE″の中心値を−2.5V
としたでも、出力端子200（201）に生じる論理Lowレベ
ルの変化は約±150mVとなる。実際には入力端子100（10
1）に入力される信号自体も変動するため、本回路で入
力バツフア回路を構成する場合の負電源VEE″の実用的
な上限値は約−2.5Vよりも低い値となる。
本発明の目的は、上記のような従来の欠点を解消し、電
源電圧をさらに小さくすることが可能であり、電源電圧
の変動に対して強い論理回路を提供することにある。本
発明の他の目的は、入力バツファ回路としても使用でき
る低消費電力の論理回路を提供することにある。
源電圧をさらに小さくすることが可能であり、電源電圧
の変動に対して強い論理回路を提供することにある。本
発明の他の目的は、入力バツファ回路としても使用でき
る低消費電力の論理回路を提供することにある。
上記目的を達成するため、本発明による論理回路は、エ
ミツタで入力信号を受ける入力トランジスタと、この入
力トランジスタのコレクタ信号を受けるエミツタフオロ
ワトランジスタと、入力トランジスタのコレクタに設け
られた分割抵抗と、この分割抵抗で分圧された信号を入
力トランジスタのベースに帰還する帰還回路とを有し、
上記エミツタフオロワトランジスタのエミツタから出力
信号を取り出すことを特徴とする。
ミツタで入力信号を受ける入力トランジスタと、この入
力トランジスタのコレクタ信号を受けるエミツタフオロ
ワトランジスタと、入力トランジスタのコレクタに設け
られた分割抵抗と、この分割抵抗で分圧された信号を入
力トランジスタのベースに帰還する帰還回路とを有し、
上記エミツタフオロワトランジスタのエミツタから出力
信号を取り出すことを特徴とする。
以下、本発明の一実施例を第３図を用いて説明する。説
明では本発明を入力バツフア回路として使用する場合に
ついて述べるが、本発明は論理機能を有するため、論理
回路としても使用できる。論理機能についての説明は後
述する。第３図において、１は入力端子、２は入力保護
回路、３は出力端子である。入力保護回路２は低電源電
圧動作を防げる本質的な問題とは成り得ないため以下の
説明では省略する。入力信号は、入力端子１を介して入
力トランジスタQ2のエミツタに直接入力される。入力ト
ランジスタQ2のコレクタは分割抵抗R1,R2を介して正電
源へ接続される。出力信号は、入力トランジスタQ2のコ
レクタにベースを接続したエミツタフオロアトランジス
タQ3を介して取り出される。分割抵抗R1,R2に並列に接
続されているトランジスタQ9は出力信号のLowレベルを
クランプするためのものである。入力トランジスタQ2の
ベースへは、出力信号の一部が帰還されている。帰還の
効果については、後に第４図を用いて説明する。本実施
例において帰還信号は、分割抵抗R1,R2の分割点にベー
スを接続し、正電源にコレクタを接続したトランジスタ
Q4のエミツタを介して、入力トランジスタQ2のベースへ
伝達される。Ｉは電流源であり、トランジスタQ4を動作
させるために必要である。
明では本発明を入力バツフア回路として使用する場合に
ついて述べるが、本発明は論理機能を有するため、論理
回路としても使用できる。論理機能についての説明は後
述する。第３図において、１は入力端子、２は入力保護
回路、３は出力端子である。入力保護回路２は低電源電
圧動作を防げる本質的な問題とは成り得ないため以下の
説明では省略する。入力信号は、入力端子１を介して入
力トランジスタQ2のエミツタに直接入力される。入力ト
ランジスタQ2のコレクタは分割抵抗R1,R2を介して正電
源へ接続される。出力信号は、入力トランジスタQ2のコ
レクタにベースを接続したエミツタフオロアトランジス
タQ3を介して取り出される。分割抵抗R1,R2に並列に接
続されているトランジスタQ9は出力信号のLowレベルを
クランプするためのものである。入力トランジスタQ2の
ベースへは、出力信号の一部が帰還されている。帰還の
効果については、後に第４図を用いて説明する。本実施
例において帰還信号は、分割抵抗R1,R2の分割点にベー
スを接続し、正電源にコレクタを接続したトランジスタ
Q4のエミツタを介して、入力トランジスタQ2のベースへ
伝達される。Ｉは電流源であり、トランジスタQ4を動作
させるために必要である。
本実施例において、電流源Ｉは （１）ベースにバイアス電圧が与えられ、エミツタが抵
抗を介して負電源VEEに接続され、コレクタがトランジ
スタQ4のエミツタに接続された定電流源用のトランジス
タ （２）トランジスタQ4のエミツタと負電源VEEの間に接
続された電流源用の抵抗のいずれかで実現できる。
抗を介して負電源VEEに接続され、コレクタがトランジ
スタQ4のエミツタに接続された定電流源用のトランジス
タ （２）トランジスタQ4のエミツタと負電源VEEの間に接
続された電流源用の抵抗のいずれかで実現できる。
入力信号としてECLレベルを受け、出力信号振幅として
たとえば約500mVを出力する場合、入力トランジスタQ2
のベース電位は約−1.0Vまで下がることになる。この
時、負電源VEEは約−1.5Vから−2.0V程度まで小さくす
ることができる。このように小さな電源電圧でも動作す
る理由は以下の２点である。
たとえば約500mVを出力する場合、入力トランジスタQ2
のベース電位は約−1.0Vまで下がることになる。この
時、負電源VEEは約−1.5Vから−2.0V程度まで小さくす
ることができる。このように小さな電源電圧でも動作す
る理由は以下の２点である。
（１）本実施例では、第１図および第２図の回路の場合
と異なり、負電源VEEを電流源Ｉの終端としてしか使用
していない。これにより、入力信号のLowレベルが約−
1.8Vまで下がるにもかかわらず、それは電源電圧VEEの
上限を定める要因にはならない。
と異なり、負電源VEEを電流源Ｉの終端としてしか使用
していない。これにより、入力信号のLowレベルが約−
1.8Vまで下がるにもかかわらず、それは電源電圧VEEの
上限を定める要因にはならない。
（２）入力トランジスタQ2のベース電位は約−1.0Vまで
下降するが、この状態で回路を正常動作させるためには
負電源VEEの変動により入力信号に対する参照電圧すな
わち入力トランジスタQ2のベース電位が著しく変化しな
ければよい。本実施例の回路では、負電源VEEが変動す
るとトランジスタQ4を流れる電流が変化するが、トラン
ジスタのベース・エミツタ間電圧は一般に電流が約２倍
変化したとしても約20mV程度しか変化しないため、参照
電圧が大きく変化することはない。電流源Ｉとして、た
とえば抵抗のみを使用し、負電源VEEをたとえば−1.5V
にしたとすると、この抵抗には約500mVの電圧降下が生
じることになる。この状態で電源VEEがたとえば±10％ （±150mV）変動したとしても電流源Ｉの電流変動は約
±30％であり、トランジスタQ4のベース・エミツタ間電
圧は5mVから10mVしか変化せず、したがつて入力トラン
ジスタQ2のベース電位すなわち参照電圧も5mVから10mV
程度しか変化しない。
下降するが、この状態で回路を正常動作させるためには
負電源VEEの変動により入力信号に対する参照電圧すな
わち入力トランジスタQ2のベース電位が著しく変化しな
ければよい。本実施例の回路では、負電源VEEが変動す
るとトランジスタQ4を流れる電流が変化するが、トラン
ジスタのベース・エミツタ間電圧は一般に電流が約２倍
変化したとしても約20mV程度しか変化しないため、参照
電圧が大きく変化することはない。電流源Ｉとして、た
とえば抵抗のみを使用し、負電源VEEをたとえば−1.5V
にしたとすると、この抵抗には約500mVの電圧降下が生
じることになる。この状態で電源VEEがたとえば±10％ （±150mV）変動したとしても電流源Ｉの電流変動は約
±30％であり、トランジスタQ4のベース・エミツタ間電
圧は5mVから10mVしか変化せず、したがつて入力トラン
ジスタQ2のベース電位すなわち参照電圧も5mVから10mV
程度しか変化しない。
以上の理由により、従来ECLレベルを受けるためには約
−2.5V必要であつた負電源VEEの電圧値を、本実施例で
は約−1.5Vから−2.0V程度まで低減することができる。
−2.5V必要であつた負電源VEEの電圧値を、本実施例で
は約−1.5Vから−2.0V程度まで低減することができる。
第４図は、第３図の回路の直流伝達特性を示すものであ
る。横軸は入力端子１に印加される入力電圧、縦軸は出
力端子３から得られる出力電圧である。図中の曲線D2は
第３図に示す実施例の特性である。この図では、入力電
圧のHighレベル,Lowレベルをそれぞれ約−0.92V,−1.73
Vとし、その時の出力信号振幅として約500mVを得るよう
にした場合の特性を示してある。図中の破線D1は、第３
図に示す実施例において、入力トランジスタQ2のベース
に帰還信号ではなく、定電圧（約−1.0V）を与えて出力
信号振幅500mVを得るようにした場合の特性である。D1,
D2の両曲線とも入力電圧が約−1.8V以下の時に出力電圧
が約−1.6Vよりも下がらないのは、クランプ用トランジ
スタQ9を付加しているためである。図中D1で示す特性で
は、入力信号電圧のLowレベルが許容変動の上限である
−1.6Vまで変わつたとすると、出力信号は約−0.9Vまで
上昇してしまう。これに対し、第３図に示す実施例の特
性である曲線D2の場合には出力Lowレベルの上昇の程度
が少なく、ノイズマージンが増大していることがわか
る。このようにノイズノージンが増大しているのは、本
実施例において出力信号の一部を帰還させている効果に
よる。すなわち参照電圧（入力トランジスタQ2のベース
電位）へ出力信号の一部を帰還させることにより、直流
伝達特性における回路の利得を減少させ、その結果とし
てノイズマージンを増大させているのである。
る。横軸は入力端子１に印加される入力電圧、縦軸は出
力端子３から得られる出力電圧である。図中の曲線D2は
第３図に示す実施例の特性である。この図では、入力電
圧のHighレベル,Lowレベルをそれぞれ約−0.92V,−1.73
Vとし、その時の出力信号振幅として約500mVを得るよう
にした場合の特性を示してある。図中の破線D1は、第３
図に示す実施例において、入力トランジスタQ2のベース
に帰還信号ではなく、定電圧（約−1.0V）を与えて出力
信号振幅500mVを得るようにした場合の特性である。D1,
D2の両曲線とも入力電圧が約−1.8V以下の時に出力電圧
が約−1.6Vよりも下がらないのは、クランプ用トランジ
スタQ9を付加しているためである。図中D1で示す特性で
は、入力信号電圧のLowレベルが許容変動の上限である
−1.6Vまで変わつたとすると、出力信号は約−0.9Vまで
上昇してしまう。これに対し、第３図に示す実施例の特
性である曲線D2の場合には出力Lowレベルの上昇の程度
が少なく、ノイズマージンが増大していることがわか
る。このようにノイズノージンが増大しているのは、本
実施例において出力信号の一部を帰還させている効果に
よる。すなわち参照電圧（入力トランジスタQ2のベース
電位）へ出力信号の一部を帰還させることにより、直流
伝達特性における回路の利得を減少させ、その結果とし
てノイズマージンを増大させているのである。
第５図は本発明の他の実施例を示す回路図である。第５
図の回路は、第３図の回路においてC1,C2,C3の３個の容
量が付加されていることが特徴である。第１の容量C1は
トランジスタQ4のベースとエミツタの間に並列に接続さ
れている。第２の容量C2は入力トランジスタQ2のコレク
タとエミツタの間に並列に接続されている。第３の容量
C3は分割抵抗R1とR2に並列に接続されている。
図の回路は、第３図の回路においてC1,C2,C3の３個の容
量が付加されていることが特徴である。第１の容量C1は
トランジスタQ4のベースとエミツタの間に並列に接続さ
れている。第２の容量C2は入力トランジスタQ2のコレク
タとエミツタの間に並列に接続されている。第３の容量
C3は分割抵抗R1とR2に並列に接続されている。
第１の容量C1は、出力信号を入力トランジスタQ2のベー
スへ帰還するためのルートに並列に接続されており、こ
れにより帰還パスのインピーダンスを下げている。この
ようにすることで、電流源Ｉの電流をたとえば50μＡと
非常に小さくした場合でも、参照電圧点すなわち入力ト
ランジスタQ2のベースのインピーダンスを充分低くでき
る。参照電圧点のインピーダンスを低くすると、入力信
号パルスが切り換る時に、切り換えノイズが参照電圧に
加わつて回路遅延時間が増大するのを防ぐことになり、
回路性能の向上につながる。容量C1の値は、入力パルス
の立ち上り時間が約1ns程度と高速な場合でも、約0.5pF
程度でよくレイアウト面積的に負担にはならない。この
ように第１の容量C1を付加すると、電流源Ｉの電流を約
50μＡ程度と非常に小さくしても回路遅延時間が劣化す
るのを防げるため、回路消費電力の低減に効果がある。
スへ帰還するためのルートに並列に接続されており、こ
れにより帰還パスのインピーダンスを下げている。この
ようにすることで、電流源Ｉの電流をたとえば50μＡと
非常に小さくした場合でも、参照電圧点すなわち入力ト
ランジスタQ2のベースのインピーダンスを充分低くでき
る。参照電圧点のインピーダンスを低くすると、入力信
号パルスが切り換る時に、切り換えノイズが参照電圧に
加わつて回路遅延時間が増大するのを防ぐことになり、
回路性能の向上につながる。容量C1の値は、入力パルス
の立ち上り時間が約1ns程度と高速な場合でも、約0.5pF
程度でよくレイアウト面積的に負担にはならない。この
ように第１の容量C1を付加すると、電流源Ｉの電流を約
50μＡ程度と非常に小さくしても回路遅延時間が劣化す
るのを防げるため、回路消費電力の低減に効果がある。
次に第２の容量C2の効果について説明する。第２の容量
C2は入力トランジスタQ2のエミツタとコレクタの間に接
続されており、入力端子１とエミツタフオロワトランジ
スタQ3のベースとを過渡的に結合する働きがある。この
ように入力端子とトランジスタQ3のベースを過渡的に結
合することで、入力トランジスタQ2を流れる電流を小さ
くしても、回路遅延時間が劣化しないようにすることが
できる。第６図は容量C2と回路遅延時間の関係を示した
ものである。横軸は容量C2の対数表示であり、縦軸は遅
延時間の相対値である。なお、第６図は、入力トランジ
スタQ2を流れる電流を、Q2がONの時約100μＡ、Q2がOFF
の時０μＡとした場合の特性である。トランジスタQ2が
ONの時、およびOFFの時とはそれぞれ、入力端子１に加
わる入力電圧がLowの時とHighの時に対応している。容
量C2がOpFの時は、平均50μＡという非常に微少な電流
でトランジスタQ3を駆動するため、回路遅延時間が相対
的に大きな値になつてしまう。しかし容量C2を増大する
とともに、微少な電流のままでも非常に高速な回路遅延
時間を得ることが可能となる。入力トランジスタQ2を流
れる電流を小さくすると、回路消費電力が小さくなるこ
とのみならず、回路の入力容量も小さくすることができ
るため、回路の高性能化に役立つ。したがつて、第２の
容量C2は、入力トランジスタQ2を流れる電流を小さくし
ても回路遅延時間を劣化させない働らきがあるため、回
路消費電力の低減と入力容量の低減とに効果がある。
C2は入力トランジスタQ2のエミツタとコレクタの間に接
続されており、入力端子１とエミツタフオロワトランジ
スタQ3のベースとを過渡的に結合する働きがある。この
ように入力端子とトランジスタQ3のベースを過渡的に結
合することで、入力トランジスタQ2を流れる電流を小さ
くしても、回路遅延時間が劣化しないようにすることが
できる。第６図は容量C2と回路遅延時間の関係を示した
ものである。横軸は容量C2の対数表示であり、縦軸は遅
延時間の相対値である。なお、第６図は、入力トランジ
スタQ2を流れる電流を、Q2がONの時約100μＡ、Q2がOFF
の時０μＡとした場合の特性である。トランジスタQ2が
ONの時、およびOFFの時とはそれぞれ、入力端子１に加
わる入力電圧がLowの時とHighの時に対応している。容
量C2がOpFの時は、平均50μＡという非常に微少な電流
でトランジスタQ3を駆動するため、回路遅延時間が相対
的に大きな値になつてしまう。しかし容量C2を増大する
とともに、微少な電流のままでも非常に高速な回路遅延
時間を得ることが可能となる。入力トランジスタQ2を流
れる電流を小さくすると、回路消費電力が小さくなるこ
とのみならず、回路の入力容量も小さくすることができ
るため、回路の高性能化に役立つ。したがつて、第２の
容量C2は、入力トランジスタQ2を流れる電流を小さくし
ても回路遅延時間を劣化させない働らきがあるため、回
路消費電力の低減と入力容量の低減とに効果がある。
次に第３の容量C3の効果について説明する。通常、LSI
外信号の振幅、すなわち入力バツフア回路の入力端子に
加わる信号の振幅は、ECLレベルとした場合、約900mVで
ある。これに対し、LSI内信号振幅すなわち入力バツフ
ア回路の出力端子に生じさせるべき信号振幅は600mVか
ら500mV程度であり、LSI外信号振幅よりも小さいのが普
通である。したがつて、前述の第２の容量C2を使つて、
入力信号をエミツタフオロアトランジスタQ3のベースへ
伝搬させる時に顕著に見られるのであるが、特に入力信
号がLowレベルからHighレベルへ変化する場合に出力信
号のHighレベルが直流定常状態で定まるべき電圧よりも
高くなりすぎる現象が生じる。第７図にこの様子を示し
てある。第７図において、横軸は時間であり、縦軸は電
圧である。V1は入力信号である。図中V2で示す破線が、
第３の容量C3をOpFとした時の応答波形である。出力信
号のHighレベルが高くなりすぎ、パルス切り換り後約5n
s程度経過しても定常状態に達していないことがわか
る。出力波形が定常に達するのに時間がかかるのは、入
力トランジスタQ2を流れる電流が平均で約50μＡと小さ
いために、分割抵抗R1とR2の値をそれぞれ約2000Ω，約
3000Ωと大きくする必要が生じ、その結果、過剰に蓄積
された電荷を放電するのに必要な時間が増大するためで
ある。第７図のV3で示す波形は、容量C3として0.3pFを
付加した場合のものである。この時、容量C2としては、
第６図の結果から余裕をみて、1.0pFとしてある。第７
図から明らかなように、容量C3を付加することで、入力
信号が切り換る時に出力信号が定常状態で定まるレベル
から大きくずれるのを防ぐことができる。このように容
量C3を付加することで出力波形を改善することができる
のは、 （１）入力信号振幅よりも小さい出力信号振幅を得るた
めに、入力信号をC2とC3という２つの容量で過渡的に分
圧し、出力信号振幅に合つた電圧変化をエミツタフオロ
アトランジスタQ3のベースへ供給することが可能となる
こと、 （２）仮に容量C2と容量C3による分圧がうまく行なわれ
ず、出力信号のHighまたはLowレベルが直流で定まる値
からずれて得られたとしても、分割抵抗R1とR2に並列に
容量C3が接続されていることによりエミツタフオロアト
ランジスタQ3のベースのインピーダンスが低くなるの
で、過剰な電荷を放電するのに必要な時間は容量C3がな
い場合に比べて小さくなつていること、 によるものである。
外信号の振幅、すなわち入力バツフア回路の入力端子に
加わる信号の振幅は、ECLレベルとした場合、約900mVで
ある。これに対し、LSI内信号振幅すなわち入力バツフ
ア回路の出力端子に生じさせるべき信号振幅は600mVか
ら500mV程度であり、LSI外信号振幅よりも小さいのが普
通である。したがつて、前述の第２の容量C2を使つて、
入力信号をエミツタフオロアトランジスタQ3のベースへ
伝搬させる時に顕著に見られるのであるが、特に入力信
号がLowレベルからHighレベルへ変化する場合に出力信
号のHighレベルが直流定常状態で定まるべき電圧よりも
高くなりすぎる現象が生じる。第７図にこの様子を示し
てある。第７図において、横軸は時間であり、縦軸は電
圧である。V1は入力信号である。図中V2で示す破線が、
第３の容量C3をOpFとした時の応答波形である。出力信
号のHighレベルが高くなりすぎ、パルス切り換り後約5n
s程度経過しても定常状態に達していないことがわか
る。出力波形が定常に達するのに時間がかかるのは、入
力トランジスタQ2を流れる電流が平均で約50μＡと小さ
いために、分割抵抗R1とR2の値をそれぞれ約2000Ω，約
3000Ωと大きくする必要が生じ、その結果、過剰に蓄積
された電荷を放電するのに必要な時間が増大するためで
ある。第７図のV3で示す波形は、容量C3として0.3pFを
付加した場合のものである。この時、容量C2としては、
第６図の結果から余裕をみて、1.0pFとしてある。第７
図から明らかなように、容量C3を付加することで、入力
信号が切り換る時に出力信号が定常状態で定まるレベル
から大きくずれるのを防ぐことができる。このように容
量C3を付加することで出力波形を改善することができる
のは、 （１）入力信号振幅よりも小さい出力信号振幅を得るた
めに、入力信号をC2とC3という２つの容量で過渡的に分
圧し、出力信号振幅に合つた電圧変化をエミツタフオロ
アトランジスタQ3のベースへ供給することが可能となる
こと、 （２）仮に容量C2と容量C3による分圧がうまく行なわれ
ず、出力信号のHighまたはLowレベルが直流で定まる値
からずれて得られたとしても、分割抵抗R1とR2に並列に
容量C3が接続されていることによりエミツタフオロアト
ランジスタQ3のベースのインピーダンスが低くなるの
で、過剰な電荷を放電するのに必要な時間は容量C3がな
い場合に比べて小さくなつていること、 によるものである。
出力信号波形が短い時間で定常状態に達すると、たとえ
ば切り換り間隔が2nsから3ns程度の速いパルスが印加さ
れても、回路遅延時間が増大することなく、回路を正常
に動作させることができる。このように第３の容量C3を
付加することにより、出力信号波形が定常状態に達する
時間が速くなり、短い切り換り間隔のパルスが印加され
ても回路遅延時間が増大することがなくなり、正常な動
作を行なわせることができる。
ば切り換り間隔が2nsから3ns程度の速いパルスが印加さ
れても、回路遅延時間が増大することなく、回路を正常
に動作させることができる。このように第３の容量C3を
付加することにより、出力信号波形が定常状態に達する
時間が速くなり、短い切り換り間隔のパルスが印加され
ても回路遅延時間が増大することがなくなり、正常な動
作を行なわせることができる。
以上の実施例において、容量C1,C2,C3は逆バイアスされ
たPN接合ダイオード、または0.5V程度に浅く順バイアス
されたPN接合ダイオード等で容易に実現できる。あるい
はPN接合ダイオードのかわりにシヨツトキー接合ダイオ
ードを使用してもよい。さらには、たとえばタンタルオ
キサイド（Ta2O5）のような比誘電率の高い材料を集積
回路上に形成することによつて非常に小面積で実現する
こともできる。
たPN接合ダイオード、または0.5V程度に浅く順バイアス
されたPN接合ダイオード等で容易に実現できる。あるい
はPN接合ダイオードのかわりにシヨツトキー接合ダイオ
ードを使用してもよい。さらには、たとえばタンタルオ
キサイド（Ta2O5）のような比誘電率の高い材料を集積
回路上に形成することによつて非常に小面積で実現する
こともできる。
さらに、これまでの説明からわかるように、３つの容量
C1,C2,C3は互いに独立した効果を持つている。このた
め、３つの容量を必ず同時に回路に付加する必要はな
く、目的に応じて必要な容量のみを結合すればよい。
C1,C2,C3は互いに独立した効果を持つている。このた
め、３つの容量を必ず同時に回路に付加する必要はな
く、目的に応じて必要な容量のみを結合すればよい。
第８図は本発明のさらに他の実施例を示す回路図であ
る。第８図の回路は第５図に示す回路に対して、入力ト
ランジスタQ2がマルチエミツタトランジスタQ20に置き
変えられ、新たな入力端子12,新たな入力保護回路22,お
よび新たな容量C22が追加された点が異なつている。第
８図の構成によれば、本発明の回路に論理的にアンドの
機能を持たせることができる。したがつて本発明の回路
を論理機能を有する入力バツフア回路としてだけでな
く、論理回路として使用することも可能となる。本発明
の回路を論理回路として使用する場合は、入力保護回路
２および22が不要となることは明らかである。第８図に
示した実施例では入力端子として１と12の２つを有する
場合のみを示してあるが、これをより多数の入力端子を
持つように拡張することは、入力端子数に応じた数のエ
ミツタを有するマルチエミツタトランジスタをQ20とし
て使用することで容易に実現できる。入力トランジスタ
Q20としてマルチエミツタトランジスタではなく、コレ
クタおよびベースがそれぞれ共通に接続された複数個の
トランジスタ群を用い、それぞれのエミツタを入力端子
としてもよいことは明らかである。
る。第８図の回路は第５図に示す回路に対して、入力ト
ランジスタQ2がマルチエミツタトランジスタQ20に置き
変えられ、新たな入力端子12,新たな入力保護回路22,お
よび新たな容量C22が追加された点が異なつている。第
８図の構成によれば、本発明の回路に論理的にアンドの
機能を持たせることができる。したがつて本発明の回路
を論理機能を有する入力バツフア回路としてだけでな
く、論理回路として使用することも可能となる。本発明
の回路を論理回路として使用する場合は、入力保護回路
２および22が不要となることは明らかである。第８図に
示した実施例では入力端子として１と12の２つを有する
場合のみを示してあるが、これをより多数の入力端子を
持つように拡張することは、入力端子数に応じた数のエ
ミツタを有するマルチエミツタトランジスタをQ20とし
て使用することで容易に実現できる。入力トランジスタ
Q20としてマルチエミツタトランジスタではなく、コレ
クタおよびベースがそれぞれ共通に接続された複数個の
トランジスタ群を用い、それぞれのエミツタを入力端子
としてもよいことは明らかである。
また、本発明による回路はその出力信号を出力用のエミ
ツタフオロアトランジスタQ3を介して取り出す構成であ
る。これによりエミツタフオロアトランジスタQ3のエミ
ツタを他の回路のエミツタフオロアトランジスタのエミ
ツタと共通に接続することでワイアードオア論理を実現
することは容易である。
ツタフオロアトランジスタQ3を介して取り出す構成であ
る。これによりエミツタフオロアトランジスタQ3のエミ
ツタを他の回路のエミツタフオロアトランジスタのエミ
ツタと共通に接続することでワイアードオア論理を実現
することは容易である。
以上説明したように本発明によれば、ECLレベルを受け
る場合、回路電源電圧の上限が約−2.5Vであつたもの
を、約−1.5Vから−2.0Vまで低減することができ、回路
消費電力を小さくできると共に、低い電源電圧でLSIを
動作させることが可能となる。また本発明の回路は論理
的にアンド機能およびワイアードオア機能を有するた
め、論理回路としても使用することができる。
る場合、回路電源電圧の上限が約−2.5Vであつたもの
を、約−1.5Vから−2.0Vまで低減することができ、回路
消費電力を小さくできると共に、低い電源電圧でLSIを
動作させることが可能となる。また本発明の回路は論理
的にアンド機能およびワイアードオア機能を有するた
め、論理回路としても使用することができる。
第１図は入力バツフア回路の従来例を示す図、第２図は
他の従来例を示す図、第３図は本発明の一実施例を示す
回路図、第４図はその直流伝達特性を示す図、第５図は
本発明の他の実施例を示す回路図、第６図および第７図
はその効果を説明するための図、第８図は本発明のさら
に他の実施例を示す回路図である。 １……入力端子、２……入力保護回路、３……出力端
子、R1,R2……分割抵抗、R3……エミツタフオロア抵
抗、Q2……入力トランジスタ、Q3……エミツタフオロア
トランジスタ、Q4……帰還用トランジスタ、Q9……クラ
ンプ用トランジスタ、Ｉ……電流源、C1,C2,C3……容
量。
他の従来例を示す図、第３図は本発明の一実施例を示す
回路図、第４図はその直流伝達特性を示す図、第５図は
本発明の他の実施例を示す回路図、第６図および第７図
はその効果を説明するための図、第８図は本発明のさら
に他の実施例を示す回路図である。 １……入力端子、２……入力保護回路、３……出力端
子、R1,R2……分割抵抗、R3……エミツタフオロア抵
抗、Q2……入力トランジスタ、Q3……エミツタフオロア
トランジスタ、Q4……帰還用トランジスタ、Q9……クラ
ンプ用トランジスタ、Ｉ……電流源、C1,C2,C3……容
量。
Claims (4)
- 【請求項１】入力信号が与えられるエミッタを有する入
力トランジスタと、 上記入力トランジスタのコレクタと第１の電源の間に接
続された分割抵抗と、この入力トランジスタのコレクタ
信号を受け、エミッタから出力信号を供給するエミッタ
フォロワトランジスタと、 上記分割抵抗で分圧された信号を上記入力トランジスタ
のベースに帰還する帰還回路と、 該帰還回路の帰還ルートに並列に接続された第１の容
量、上記入力トランジスタのコレクタとエミッタの間に
接続された第２の容量、あるいは上記分割抵抗に並列に
接続された第３の容量の内の少なくとも一つの容量とを
有するトランジスタ回路。 - 【請求項２】該帰還回路は、上記分割抵抗の分割点の信
号を受けるベースと、上記入力トランジスタのベースに
接続されたエミッタとを有する帰還用トランジスタと、
このトランジスタのエミッタと第２の電源の間に設けら
れた定電流源とを有する請求項１記載のトランジスタ回
路。 - 【請求項３】上記入力トランジスタは、それぞれ複数の
入力信号の一つを与えられる複数のエミッタを有するマ
ルチエミッタトランジスタからなる請求項１記載のトラ
ンジスタ回路。 - 【請求項４】上記入力トランジスタは、それぞれ複数の
入力信号の一つを与えられるエミッタを有し、コレクタ
が互いに接続され、ベースが互いに接続された複数のト
ランジスタからなる請求項１記載のトランジスタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102538A JPH0720059B2 (ja) | 1984-05-23 | 1984-05-23 | トランジスタ回路 |
| US06/736,260 US4725744A (en) | 1984-05-23 | 1985-05-21 | Input buffer circuit and logic circuit using the buffer circuit |
| DE3518413A DE3518413C2 (de) | 1984-05-23 | 1985-05-22 | Eingangspufferschaltung und diese verwendende Logikschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102538A JPH0720059B2 (ja) | 1984-05-23 | 1984-05-23 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247327A JPS60247327A (ja) | 1985-12-07 |
| JPH0720059B2 true JPH0720059B2 (ja) | 1995-03-06 |
Family
ID=14330044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102538A Expired - Lifetime JPH0720059B2 (ja) | 1984-05-23 | 1984-05-23 | トランジスタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4725744A (ja) |
| JP (1) | JPH0720059B2 (ja) |
| DE (1) | DE3518413C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| JP2583570B2 (ja) * | 1988-05-02 | 1997-02-19 | 株式会社東芝 | インターフェイス回路 |
| JP3039930B2 (ja) * | 1988-06-24 | 2000-05-08 | 株式会社日立製作所 | Ｍｉｓ容量の接続方法 |
| US4980582A (en) * | 1989-02-03 | 1990-12-25 | National Semiconductor Corporation | High speed ECL input buffer for vertical fuse arrays |
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1918873B2 (de) * | 1969-04-14 | 1972-07-27 | Siemens AG, 1000 Berlin u. 8000 München | Ecl-schaltkreis zur realisierung der und-verknuepfung |
| US3719830A (en) * | 1971-04-05 | 1973-03-06 | Burroughs Corp | Logic circuit |
| US3795822A (en) * | 1972-08-14 | 1974-03-05 | Hewlett Packard Co | Multiemitter coupled logic gate |
| US3921007A (en) * | 1974-04-08 | 1975-11-18 | Burroughs Corp | Standardizing logic gate |
| JPS555615U (ja) * | 1978-06-26 | 1980-01-14 | ||
| JPS5553924A (en) * | 1978-10-17 | 1980-04-19 | Hitachi Ltd | Semiconductor logic circuit |
| JPS5592039A (en) * | 1978-12-25 | 1980-07-12 | Konsutanteinobuichi Kushi Yuri | Signal converting method and logic circuit |
-
1984
- 1984-05-23 JP JP59102538A patent/JPH0720059B2/ja not_active Expired - Lifetime
-
1985
- 1985-05-21 US US06/736,260 patent/US4725744A/en not_active Expired - Fee Related
- 1985-05-22 DE DE3518413A patent/DE3518413C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247327A (ja) | 1985-12-07 |
| US4725744A (en) | 1988-02-16 |
| DE3518413C2 (de) | 1987-01-02 |
| DE3518413A1 (de) | 1985-11-28 |
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