JPH07105133B2 - Ｆｉｆｏ型メモリ装置 - Google Patents
Ｆｉｆｏ型メモリ装置Info
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- JPH07105133B2 JPH07105133B2 JP2124361A JP12436190A JPH07105133B2 JP H07105133 B2 JPH07105133 B2 JP H07105133B2 JP 2124361 A JP2124361 A JP 2124361A JP 12436190 A JP12436190 A JP 12436190A JP H07105133 B2 JPH07105133 B2 JP H07105133B2
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- 230000000694 effects Effects 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ装置に関し、特にデュアルポートRAMを
利用したFIFO（First-in First-out）型メモリ装置さら
に、語長可変なFIFO型メモリ装置に関する。
利用したFIFO（First-in First-out）型メモリ装置さら
に、語長可変なFIFO型メモリ装置に関する。
（従来の技術） 従来、この種のFIFO型メモリ装置では、FIFO動作のため
の制御信号生成の源として、Ｎ桁のカウンタとその他の
回路とを使用していた。
の制御信号生成の源として、Ｎ桁のカウンタとその他の
回路とを使用していた。
また、語長を拡張する場合の構成回路も複雑なものとな
っていた。例えば、米国のダラスセミコン社の製品（品
名:DS2010）等がその例である。
っていた。例えば、米国のダラスセミコン社の製品（品
名:DS2010）等がその例である。
（発明が解決しようとする課題） 従来この種のFIFO型メモリ装置及びメモリ容量拡張型FI
FOメモリ装置では、制御信号生成のための回路の構成が
複雑なうえに、拡張接続の場合に一本の信号線で制御信
号を伝達しているため、装置間に渡ってデータをアクセ
スする場合に、特に、書込みと読み出しのタイミングに
留意する必要がある。あるいは、一部の機能が拡張時に
は使用できない等の問題点があった。
FOメモリ装置では、制御信号生成のための回路の構成が
複雑なうえに、拡張接続の場合に一本の信号線で制御信
号を伝達しているため、装置間に渡ってデータをアクセ
スする場合に、特に、書込みと読み出しのタイミングに
留意する必要がある。あるいは、一部の機能が拡張時に
は使用できない等の問題点があった。
（課題を解決するための手段） 本発明のFIFO型メモリ装置の構成及びメモリ容量拡張型
FIFOメモリ装置は下記のように構成している。
FIFOメモリ装置は下記のように構成している。
1.デュアルポートRAM（語長：2N語、Ｎは自然数）を利
用したFIFO型メモリ装置で、FIFO動作のための制御信号
生成の源として、メモリの語長（Ｎ桁）より１桁多いＮ
＋１桁のカウンタの書込み側及び読み出し側の双方に有
し、前記書込み側は書込みストローブ信号をまた、前記
読み出し側は読み出しストローブ信号を、各々のカウン
トクロックとするFIFO型メモリ装置において、前記書込
み側及び読み出し側の双方にＮ＋１桁のデータスルー型
ラッチを有し、前記書込み側は前記書込みストローブ信
号を、また、前記読み出し側は読み出しストローブ信号
を、各々ラッチストローブ信号として各々のカウント出
力をラッチするようにして、最上位桁を除くＮ桁のラッ
チ出力を、各々デュアルポートRAMの書込みアドレス信
号及び読み出しアドレス信号とする。
用したFIFO型メモリ装置で、FIFO動作のための制御信号
生成の源として、メモリの語長（Ｎ桁）より１桁多いＮ
＋１桁のカウンタの書込み側及び読み出し側の双方に有
し、前記書込み側は書込みストローブ信号をまた、前記
読み出し側は読み出しストローブ信号を、各々のカウン
トクロックとするFIFO型メモリ装置において、前記書込
み側及び読み出し側の双方にＮ＋１桁のデータスルー型
ラッチを有し、前記書込み側は前記書込みストローブ信
号を、また、前記読み出し側は読み出しストローブ信号
を、各々ラッチストローブ信号として各々のカウント出
力をラッチするようにして、最上位桁を除くＮ桁のラッ
チ出力を、各々デュアルポートRAMの書込みアドレス信
号及び読み出しアドレス信号とする。
1.請求項１記載の書込み側カウント出力と読み出し側ラ
ッチ出力との間で各桁毎に一致・不一致を検出し、最上
位桁以外のすべての桁が一致し、最上位桁が不一致の時
にアクティブとなるようにした信号を生成し、前記信号
をメモリへのデータ格納満杯信号とし、また、請求項１
記載の書込み側ラッチ出力と読み出し側カウンタ出力と
の間で、各桁毎に一致・不一致を検出し、すべての桁が
一致した時にアクティブとなるようにした信号を生成
し、前記信号をメモリへのデータ格納空信号とする。
ッチ出力との間で各桁毎に一致・不一致を検出し、最上
位桁以外のすべての桁が一致し、最上位桁が不一致の時
にアクティブとなるようにした信号を生成し、前記信号
をメモリへのデータ格納満杯信号とし、また、請求項１
記載の書込み側ラッチ出力と読み出し側カウンタ出力と
の間で、各桁毎に一致・不一致を検出し、すべての桁が
一致した時にアクティブとなるようにした信号を生成
し、前記信号をメモリへのデータ格納空信号とする。
3.請求項１記載の書込み側と読み出し側の双方のラッチ
出力を各桁毎に比較し、最上位桁を除くすべての桁出力
が一致し、最上位桁出力が不一致の場合にアクティブと
なる信号を書込み禁止信号として、またすべての桁出力
が一致した場合にアクティブとなる信号を読み出し禁止
信号として生成するようにして、これらの信号により、
請求項１記載の書込みストローブ信号及び読み出しスト
ローブ信号を、能動・非能動制御するようにする。
出力を各桁毎に比較し、最上位桁を除くすべての桁出力
が一致し、最上位桁出力が不一致の場合にアクティブと
なる信号を書込み禁止信号として、またすべての桁出力
が一致した場合にアクティブとなる信号を読み出し禁止
信号として生成するようにして、これらの信号により、
請求項１記載の書込みストローブ信号及び読み出しスト
ローブ信号を、能動・非能動制御するようにする。
4.請求項１記載のカウンタ及びラッチについて書込み側
と読み出し側とを別個にリセットできるようにする。
と読み出し側とを別個にリセットできるようにする。
5.請求項１記載の読み出し側カウンタの最上位桁出力と
Ｔ型フリップフロップ出力との間で排他的論理和を取
り、前記Ｔ型フリップフロップへのクロック入力により
その出力を反転するようにした回路を、前記読み出し側
カウンタの最上位出力の直後に挿入して、請求項２及び
３記載の各制御信号出力を反転するようにする。
Ｔ型フリップフロップ出力との間で排他的論理和を取
り、前記Ｔ型フリップフロップへのクロック入力により
その出力を反転するようにした回路を、前記読み出し側
カウンタの最上位出力の直後に挿入して、請求項２及び
３記載の各制御信号出力を反転するようにする。
6.請求項５記載と同様の回路を書込み側カウンタの最上
位出力の直後に挿入して、請求項５記載と同等の効果を
実現するようにする。
位出力の直後に挿入して、請求項５記載と同等の効果を
実現するようにする。
7.請求項１記載のラッチの最上位桁出力を反転した信号
（負論理の場合）を拡張信号として、該信号と該FIFO型
メモリ装置アクセス許可信号との間でイクスクルーシブ
NOR（負論理の場合）を取り、前記イクスクルーシブNOR
出力と外部からの書込みストローブ信号（負論理）、あ
るいは、読み出しストローブ信号（負論理）との間でOR
（負論理の場合）を取るようにして、前記OR回路出力を
該FIFO型メモリ装置の書込みストローブ入力、あるい、
読み出しストローブ入力とする。
（負論理の場合）を拡張信号として、該信号と該FIFO型
メモリ装置アクセス許可信号との間でイクスクルーシブ
NOR（負論理の場合）を取り、前記イクスクルーシブNOR
出力と外部からの書込みストローブ信号（負論理）、あ
るいは、読み出しストローブ信号（負論理）との間でOR
（負論理の場合）を取るようにして、前記OR回路出力を
該FIFO型メモリ装置の書込みストローブ入力、あるい、
読み出しストローブ入力とする。
8.請求項７記載のように構成したFIFO型メモリ装置を複
数台用意し、直前の該FIFO型メモリ装置の請求項７記載
の拡張信号を、次に続く該FIFO型メモリ装置のアクセス
許可入力として、書込み側は書込み側同士、また、読み
出し側は読み出し側同士次々に接続し、最後尾の該FIFO
型メモリ装置の拡張信号を反転したものを先頭の該FIFO
型メモリ装置のアクセス許可入力として接続、前記の各
FIFO型メモリ装置の請求項２記載に述べた満杯信号は満
杯信号同士、また空信号は空信号同士論理和（負論理の
場合）、あるいは、論理積（正論理の場合）を取るよう
にして、全体としての満杯信号及び空信号とし、他の入
出力信号については並列接続することにより、あたかも
メモリ語長が複数台の該FIFO型メモリ装置の語長の総計
に等しい１台のFIFO型メモリ装置として動作するように
する。
数台用意し、直前の該FIFO型メモリ装置の請求項７記載
の拡張信号を、次に続く該FIFO型メモリ装置のアクセス
許可入力として、書込み側は書込み側同士、また、読み
出し側は読み出し側同士次々に接続し、最後尾の該FIFO
型メモリ装置の拡張信号を反転したものを先頭の該FIFO
型メモリ装置のアクセス許可入力として接続、前記の各
FIFO型メモリ装置の請求項２記載に述べた満杯信号は満
杯信号同士、また空信号は空信号同士論理和（負論理の
場合）、あるいは、論理積（正論理の場合）を取るよう
にして、全体としての満杯信号及び空信号とし、他の入
出力信号については並列接続することにより、あたかも
メモリ語長が複数台の該FIFO型メモリ装置の語長の総計
に等しい１台のFIFO型メモリ装置として動作するように
する。
9.請求項1,2,3,4,5,6,7,8記載のFIFO型メモリ装置にお
いて、請求項１記載のＮ＋１桁のカウンタを、下位Ｎ桁
はプリセットカウンタ最上位桁は１ビットのカウンタか
らなるＮ＋１桁のカウンタとして、最大語長2N語までの
範囲で語長可変とする。
いて、請求項１記載のＮ＋１桁のカウンタを、下位Ｎ桁
はプリセットカウンタ最上位桁は１ビットのカウンタか
らなるＮ＋１桁のカウンタとして、最大語長2N語までの
範囲で語長可変とする。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は本発明になるFIFO型メモリ装置の全体システム
構成を示すブロック図で、１はデュアルポートRAM部
を、２はFIFO動作のための制御部（FIFOマニピュレータ
部）を示したものである。
構成を示すブロック図で、１はデュアルポートRAM部
を、２はFIFO動作のための制御部（FIFOマニピュレータ
部）を示したものである。
この図で、10及び11はデュアルポートRAM部へのデータ
入力及びデータ出力で、12は書込み側リセット信号入
力、13は読み出し側リセット信号入力で、書込み制御部
回路、読み出し制御部回路の各々を初期化する。14はデ
ータ入力10に入力されたデータを書込むタイミングを与
えるための外部書込みストローブ信号入力、15はデータ
出力11にデータを読み出すタイミングを与えるための外
部読み出しストローブ信号入力である。
入力及びデータ出力で、12は書込み側リセット信号入
力、13は読み出し側リセット信号入力で、書込み制御部
回路、読み出し制御部回路の各々を初期化する。14はデ
ータ入力10に入力されたデータを書込むタイミングを与
えるための外部書込みストローブ信号入力、15はデータ
出力11にデータを読み出すタイミングを与えるための外
部読み出しストローブ信号入力である。
16及び17は信号14及び15を、FIFOマニピュレータ部２で
信号処理して生成する信号で、16は信号14をもとにして
生成されるデュアルポートRAM部１への書込みストロー
ブ信号を、17は信号15をもとにしてそれぞれ生成される
デュアルポートRAM部への読み出しストローブ信号を示
す。
信号処理して生成する信号で、16は信号14をもとにして
生成されるデュアルポートRAM部１への書込みストロー
ブ信号を、17は信号15をもとにしてそれぞれ生成される
デュアルポートRAM部への読み出しストローブ信号を示
す。
18及び19は同様に、FIFOマニピュレータ部２で生成され
る信号で、18はデュアルポートRAM部１への書込みアド
レス信号を、19は同じくデュアルポートRAM部１への読
み出しアドレス信号を示す。
る信号で、18はデュアルポートRAM部１への書込みアド
レス信号を、19は同じくデュアルポートRAM部１への読
み出しアドレス信号を示す。
20はデュアルポートRAMからの読み出しデータ残留数が
メモリ容量の2N語になったときアクティブとなるメモリ
満杯信号出力、21はデュアルポートRAMからの読み出し
データ残留数が０語になったときアクティブとなるメモ
リ空信号出力である。
メモリ容量の2N語になったときアクティブとなるメモリ
満杯信号出力、21はデュアルポートRAMからの読み出し
データ残留数が０語になったときアクティブとなるメモ
リ空信号出力である。
信号22及び23は各々Ｎ＋１桁の書込みアドレスカウンタ
及び読み出しアドレスカウンタの最上位桁の出力信号相
当の信号出力で、デュアルポートRAMの物理的な最終ア
ドレス番地に対し、データの書込み、あるいは、データ
の読み出しが実行されると、この各々の信号は反転す
る。
及び読み出しアドレスカウンタの最上位桁の出力信号相
当の信号出力で、デュアルポートRAMの物理的な最終ア
ドレス番地に対し、データの書込み、あるいは、データ
の読み出しが実行されると、この各々の信号は反転す
る。
24はデータ再読み出し制御信号入力で、メモリ空信号21
がアクティブのとき、24に１つのパルス信号を与える
と、信号20及び21は反転し、2N語にさかのぼってデータ
の再読み出しを可能にする。
がアクティブのとき、24に１つのパルス信号を与える
と、信号20及び21は反転し、2N語にさかのぼってデータ
の再読み出しを可能にする。
第２図は第１図のFIFOマニピュレータ部２を、さらに詳
細に示した図である。
細に示した図である。
10′〜24′までは第１図の10〜24に相応する信号入出力
で、ここでは正論理信号として扱っている。信号を正論
理から負論理に変換することは、容易に可能である。
で、ここでは正論理信号として扱っている。信号を正論
理から負論理に変換することは、容易に可能である。
この図で、３及び４はＮ＋１桁のバイナリカウンタ、５
及び６はＮ＋１桁のデータスルー型ラッチである。30及
び31は書込みアドレスカウンタ３のカウント出力で、31
は最上位桁出力、30は残りのＮ桁の出力である。
及び６はＮ＋１桁のデータスルー型ラッチである。30及
び31は書込みアドレスカウンタ３のカウント出力で、31
は最上位桁出力、30は残りのＮ桁の出力である。
40及び41は読み出しアドレンカウンタ４のカウント出力
で、41は最上位桁出力、40は残りのＮ桁の出力である。
18′及び50は書込みアドレスラッチ５の出力で、50は最
上位桁出力、18′は残りのＮ桁出力でデュアルポートRA
M部１への書込みアドレス信号となる。
で、41は最上位桁出力、40は残りのＮ桁の出力である。
18′及び50は書込みアドレスラッチ５の出力で、50は最
上位桁出力、18′は残りのＮ桁出力でデュアルポートRA
M部１への書込みアドレス信号となる。
19′及び60は読み出しアドレスラッチ６の出力で、60は
最上位桁出力、19′は残りのＮ桁出力で、デュアルポー
トRAM部１への読み出しアドレス信号となる。
最上位桁出力、19′は残りのＮ桁出力で、デュアルポー
トRAM部１への読み出しアドレス信号となる。
7,8及び９はＮビットのデータ一致検出回路であり、７
は信号30と信号19′との一致検出回路で、70が一致検出
信号出力である。８は信号40と信号18′との一致検出回
路で、80が一致検出信号出力である。９は信号18′と信
号19′との一致検出回路で、90が一致検出信号出力であ
る。
は信号30と信号19′との一致検出回路で、70が一致検出
信号出力である。８は信号40と信号18′との一致検出回
路で、80が一致検出信号出力である。９は信号18′と信
号19′との一致検出回路で、90が一致検出信号出力であ
る。
32は信号31と信号60との不一致検出のための排他的論理
和（exclusive OR）回路で、33がその出力である。
和（exclusive OR）回路で、33がその出力である。
34はAND回路で、信号33と信号70との論理積をとり、メ
モリ満杯信号20′を生成する。
モリ満杯信号20′を生成する。
42はＴ型フリップフロップ回路で、信号13′をリセット
入力及び信号24′をトグル入力とし、信号43がその出力
である。44は排他的論理和回路で信号41及び43を入力し
ており、信号24′に１つのパルスを与える毎に排他的論
理和回路44の出力45が反転する。
入力及び信号24′をトグル入力とし、信号43がその出力
である。44は排他的論理和回路で信号41及び43を入力し
ており、信号24′に１つのパルスを与える毎に排他的論
理和回路44の出力45が反転する。
46は信号45と信号50との一致検出回路で、排他的論理和
の否定をとった回路（exclusive NOR回路）である。
の否定をとった回路（exclusive NOR回路）である。
48は、信号一致検出回路46の出力47とＮビットデータ一
致検出回路８の出力80との一致を検出するための論理積
回路で、メモリ空信号21′を生成する。91は信号50と信
号60との不一致検出回路、92は同様に、信号50と信号60
との一致検出回路である。
致検出回路８の出力80との一致を検出するための論理積
回路で、メモリ空信号21′を生成する。91は信号50と信
号60との不一致検出回路、92は同様に、信号50と信号60
との一致検出回路である。
95及び96はいずれも一致検出回路で、95は信号93と信号
90との一致を、96は信号94と信号90との一致を検出す
る。95及び96の出力97及び98は、書込み禁止信号及び読
み出し禁止信号となる。
90との一致を、96は信号94と信号90との一致を検出す
る。95及び96の出力97及び98は、書込み禁止信号及び読
み出し禁止信号となる。
52は書込み禁止信号97により、外部書込みストローブ信
号14′の能動・非能動を制御するための回路で、信号1
4′と信号97の反転信号との論理積をとるものである。
号14′の能動・非能動を制御するための回路で、信号1
4′と信号97の反転信号との論理積をとるものである。
同様に62は、読み出し禁止信号98により、外部読み出し
ストローブ信号15′の能動・非能動を制御するための回
路で、信号15′と信号98の反転信号との論理積をとるも
のである。
ストローブ信号15′の能動・非能動を制御するための回
路で、信号15′と信号98の反転信号との論理積をとるも
のである。
前記のようにして生成される信号16′を、デュアルポー
トRAM部１へのデータ書込みストローブ信号及び書込み
アドレスカウンタ３へのカウントクロック信号とし、同
様に信号17′をデュアルポートRAM部１へのデータ読み
出しストローブ信号及び読み出しアドレスカウンタ４へ
のカウントクロック信号としている。
トRAM部１へのデータ書込みストローブ信号及び書込み
アドレスカウンタ３へのカウントクロック信号とし、同
様に信号17′をデュアルポートRAM部１へのデータ読み
出しストローブ信号及び読み出しアドレスカウンタ４へ
のカウントクロック信号としている。
Ｎ＋１ビットデータラッチ５は外部書込みストローブ信
号14′をラッチストローブ信号として、信号16′により
カウントアップする直前のデータ信号30及び31をラッチ
し、信号14′の後縁よりカウントアップしたデータ信号
30及び31をデータスルーとする。
号14′をラッチストローブ信号として、信号16′により
カウントアップする直前のデータ信号30及び31をラッチ
し、信号14′の後縁よりカウントアップしたデータ信号
30及び31をデータスルーとする。
同様に、Ｎ＋１ビットデータラッチ６は、外部読み出し
ストラーブ信号15′をラッチストローブ信号として、信
号17′によりカウントアップする直前のデータ信号40及
び41をラッチし、信号15′の後縁よりカウントアップし
たデータ信号40及び41をデータスルーとする。
ストラーブ信号15′をラッチストローブ信号として、信
号17′によりカウントアップする直前のデータ信号40及
び41をラッチし、信号15′の後縁よりカウントアップし
たデータ信号40及び41をデータスルーとする。
以上のように構成することにより、メモリ満杯信号20′
は書込みストローブ信号14′の前縁でセットされ、読み
出しストローブ信号15′の後縁でリセットされるように
タイミングの設定が可能となる。
は書込みストローブ信号14′の前縁でセットされ、読み
出しストローブ信号15′の後縁でリセットされるように
タイミングの設定が可能となる。
同様に、メモリ空信号21′は読み出しストローブ信号1
5′の前縁でセットされ、書込みストローブ信号14′の
後縁でリセットされるようなタイミングの設定が可能と
なる。
5′の前縁でセットされ、書込みストローブ信号14′の
後縁でリセットされるようなタイミングの設定が可能と
なる。
第３図は、第１図及び第２図のようにして構成した2N語
長のFIFO型メモリ装置を、複数台接続して語長を拡張可
能とする拡張型FIFOメモリ装置の構成を示したブロック
図、第４図は、第３図の拡張型FIFOメモリ装置を３台接
続して語長を３×2N語に拡張した場合を示すブロック図
で、第３図及び第４図では、メモリへの入出力データ信
号は正論理、それ以外の他の信号は負論理で表現してい
る。
長のFIFO型メモリ装置を、複数台接続して語長を拡張可
能とする拡張型FIFOメモリ装置の構成を示したブロック
図、第４図は、第３図の拡張型FIFOメモリ装置を３台接
続して語長を３×2N語に拡張した場合を示すブロック図
で、第３図及び第４図では、メモリへの入出力データ信
号は正論理、それ以外の他の信号は負論理で表現してい
る。
第３図で、101は前述したFIFO型メモリ装置を示し、102
〜107までが新たに付加した要素で、信号102はメモリ装
置書込みアクセス制御信号入力、104は書込みアドレス
かカウンタ側のラッチ回路の最上位桁信号の反転出力と
前記の信号102の排他的論理路の否定回路（exclusive-N
OR回路）、106は外部書込みストローブ信号入力と前記
回路104の出力信号との論理和回路で、その出力を前述
のFIFO型メモリ装置101の外部書込みストローブ信号と
している。
〜107までが新たに付加した要素で、信号102はメモリ装
置書込みアクセス制御信号入力、104は書込みアドレス
かカウンタ側のラッチ回路の最上位桁信号の反転出力と
前記の信号102の排他的論理路の否定回路（exclusive-N
OR回路）、106は外部書込みストローブ信号入力と前記
回路104の出力信号との論理和回路で、その出力を前述
のFIFO型メモリ装置101の外部書込みストローブ信号と
している。
同様に、信号103はメモリ装置読み出しアクセス制御信
号入力、105は読み出しアドレスカウンタ側のラッチ回
路の最上位桁信号の反転出力と前記の信号103との排他
的論理和の否定回路（exclusive-NOR回路）、107は外部
読み出しストローブ信号入力と前記回路105の出力信号
との論理和回路で、その出力を前述のFIFO型メモリ装置
101の外部読み出しストローブ信号とし、他の入出力信
号はそのまま入出力信号としている。以上のように構成
した拡張型FIFOメモリ装置が、100である。
号入力、105は読み出しアドレスカウンタ側のラッチ回
路の最上位桁信号の反転出力と前記の信号103との排他
的論理和の否定回路（exclusive-NOR回路）、107は外部
読み出しストローブ信号入力と前記回路105の出力信号
との論理和回路で、その出力を前述のFIFO型メモリ装置
101の外部読み出しストローブ信号とし、他の入出力信
号はそのまま入出力信号としている。以上のように構成
した拡張型FIFOメモリ装置が、100である。
第４図で、200,300,400は第３図の100に相当する拡張型
FIFOメモリ装置で、書込み側及び読み出し側、各々同様
に、アドレスカウントデータラッチ回路の最上位桁信号
の反転出力（▲▼また▲▼）を直後に
続く拡張型FIFOメモリ装置のメモリアクセス制御入力
（▲▼または▲▼）に接続し、最後尾の拡
張型FIFOメモリ装置の▲▼信号また▲
▼信号を、反転回路201または202を介して先頭の拡張型
FIFOメモリ装置の▲▼また▲▼に接続して
いる。
FIFOメモリ装置で、書込み側及び読み出し側、各々同様
に、アドレスカウントデータラッチ回路の最上位桁信号
の反転出力（▲▼また▲▼）を直後に
続く拡張型FIFOメモリ装置のメモリアクセス制御入力
（▲▼または▲▼）に接続し、最後尾の拡
張型FIFOメモリ装置の▲▼信号また▲
▼信号を、反転回路201または202を介して先頭の拡張型
FIFOメモリ装置の▲▼また▲▼に接続して
いる。
各、拡張型FIFOメモリ装置のメモリ満杯信号（▲
▼）、また、メモリ空信号（▲▼）については、負
論理の場合には論理和回路203また204により論理和をと
り、拡張接続したFIFOメモリ全体のメモリ満杯信号（▲
▼）またはメモリ空信号（▲
▼）としている。
▼）、また、メモリ空信号（▲▼）については、負
論理の場合には論理和回路203また204により論理和をと
り、拡張接続したFIFOメモリ全体のメモリ満杯信号（▲
▼）またはメモリ空信号（▲
▼）としている。
また、各拡張型FIFOメモリ装置への書込み側リセット入
力及び読み出し側リセット入力を共通接続とし、メモリ
全体のリセット入力205としている。他の入・出力信号
線は並列に接続している。
力及び読み出し側リセット入力を共通接続とし、メモリ
全体のリセット入力205としている。他の入・出力信号
線は並列に接続している。
前述のように接続することで、まず、リセット信号205
にリセットパルスを与えることで、すべての▲
▼信号または▲▼信号がリセットされ、同一レ
ベルの出力となる。
にリセットパルスを与えることで、すべての▲
▼信号または▲▼信号がリセットされ、同一レ
ベルの出力となる。
したがって、反転回路201、または202により▲
▼または▲▼を反転して入力している先頭の拡
張型FIFOメモリの▲▼また▲▼を除いて、
他の拡張型FIFOメモリの▲▼または▲▼
も、▲▼または▲▼と同一レベルの入
力となる。
▼または▲▼を反転して入力している先頭の拡
張型FIFOメモリの▲▼また▲▼を除いて、
他の拡張型FIFOメモリの▲▼または▲▼
も、▲▼または▲▼と同一レベルの入
力となる。
ここで、▲▼ストローブ信号をアクティブとする
と、先頭の拡張型FIFOメモリーのデータ書込みストロー
ブ信号のみアクティブとなり、データの書込みが行われ
る。
と、先頭の拡張型FIFOメモリーのデータ書込みストロー
ブ信号のみアクティブとなり、データの書込みが行われ
る。
このように書込みを続け、先頭の拡張型FIFOメモリが満
杯になると、その▲▼出力も反転して▲
▼入力と同一のレベルとなり、先頭の拡張型FIFOメモリ
へのデータ書込みは禁止され、同時に、次に続く拡張型
FIFOメモリの▲▼入力が反転し、データの書込み
が可能となる。
杯になると、その▲▼出力も反転して▲
▼入力と同一のレベルとなり、先頭の拡張型FIFOメモリ
へのデータ書込みは禁止され、同時に、次に続く拡張型
FIFOメモリの▲▼入力が反転し、データの書込み
が可能となる。
以下、データを書込み、メモリが満杯になると、▲
▼信号が反転し、データの書込みが禁止されると同
時に、次の拡張型FIFOメモリの▲▼信号入力も反
転して、データの書込みが可能となる。
▼信号が反転し、データの書込みが禁止されると同
時に、次の拡張型FIFOメモリの▲▼信号入力も反
転して、データの書込みが可能となる。
このようにして、最後尾の拡張型FIFOメモリも満杯にな
ると、その▲▼信号が反転し、最後尾の拡張型
FIFOメモリへのデータ書込みは禁止されると同時に、先
頭の拡張型FIFOメモリへのデータの書込みを可能とす
る。データ読み出し側についても、同様である。
ると、その▲▼信号が反転し、最後尾の拡張型
FIFOメモリへのデータ書込みは禁止されると同時に、先
頭の拡張型FIFOメモリへのデータの書込みを可能とす
る。データ読み出し側についても、同様である。
以上のようにして、データの書込み及び読み出しが連続
して実行でき、あたかも、１台のFIFO型メモリ装置のよ
うな動作が可能となる。
して実行でき、あたかも、１台のFIFO型メモリ装置のよ
うな動作が可能となる。
第５図は第２図のうち３及び４に示したＮ＋１ビットカ
ウンタを下位のＮ桁はＮビットプリセットカウンタ最上
位桁は１ビットのカウンタからなるＮ＋１桁のカウンタ
としたもので語長をＭ語（１≦Ｍ≦2NＭは整数）とする
場合にはプリセット値として「2N−Ｍ」なる値を設定す
ることにより、語長可能なFIFO型メモリが提供される。
即ち、カウンタのカウント値が2N−１となり次にカウン
トアップすると、下位Ｎ桁のプリセット・カウンタはプ
リセット値“2N−M"にもどり、かつ最上位の１ビットカ
ウンタは、そのカウンタ出力を反転する。
ウンタを下位のＮ桁はＮビットプリセットカウンタ最上
位桁は１ビットのカウンタからなるＮ＋１桁のカウンタ
としたもので語長をＭ語（１≦Ｍ≦2NＭは整数）とする
場合にはプリセット値として「2N−Ｍ」なる値を設定す
ることにより、語長可能なFIFO型メモリが提供される。
即ち、カウンタのカウント値が2N−１となり次にカウン
トアップすると、下位Ｎ桁のプリセット・カウンタはプ
リセット値“2N−M"にもどり、かつ最上位の１ビットカ
ウンタは、そのカウンタ出力を反転する。
（発明の効果） 以上説明したように本発明は、デュアルポートRAMを利
用してFIFO型メモリ装置を実現するに当たって、FIFO動
作制御信号の生成の源として、デュアルポートRAMの語
長より１桁多いバイナリカウンタを使用するようにした
ので、制御回路が簡潔に構成でき、また、語長の拡張
も、外部に簡単な論理ゲート回路を付加するだけで実現
できる等により、ゲートアレイ型LSI等のASICデバイス
に適しており、集積化が容易になる等の効果を有する。
さらに語長可変とすることにより任意語長のFIFO型メモ
リ装置を提供できるという効果を有する。
用してFIFO型メモリ装置を実現するに当たって、FIFO動
作制御信号の生成の源として、デュアルポートRAMの語
長より１桁多いバイナリカウンタを使用するようにした
ので、制御回路が簡潔に構成でき、また、語長の拡張
も、外部に簡単な論理ゲート回路を付加するだけで実現
できる等により、ゲートアレイ型LSI等のASICデバイス
に適しており、集積化が容易になる等の効果を有する。
さらに語長可変とすることにより任意語長のFIFO型メモ
リ装置を提供できるという効果を有する。
第１図は本発明によるFIFO型メモリ装置の全体ブロック
図、第２図は第１図に示したFIFOマニピュレータ部のブ
ロック図、第３図は拡張型FIFOメモリ装置、第４図は第
３図に示した拡張型FIFOメモリ装置を実際に拡張接続し
た例を示すブロック図である。 第５図は、第２図のうち、Ｎ＋１ビットカウンタ３及び
４を下位Ｎ桁をＮビット・プリセット・カウンタ最上位
桁を１ビット・カウンタからなるＮ＋１桁のカウンタ50
0及び600で、置き換えたブロック図。 1,1′……デュアルポートRAM部、２……FIFOマニピュレ
ータ部、10,10′……データ入力、11,11′……データ入
力、12,12′……書込み側リセット入力、13,13′……読
み出しリセット入力、14,14′……外部書込みストロー
ブ信号、15,15′……外部読み出しストローブ信号、1
6、16′……書込みストローブ信号、17,17′……読み出
しストローブ信号、18,18′……書込みアドレス信号、1
9,19′……読み出しアドレス信号、20,20′……メモリ
満杯信号、21,21′……メモリ空信号、22,22′……書込
みアドレスカウンタデータラッチ最上位反転出力、23,2
3′……読み出しアドレスカウントデータラッチ最上位
桁反転出力、24,24′……データ再読み出し制御信号入
力、３……書込みアドレスカウント用Ｎ＋１桁バイナリ
カウンタ、４……読み出しアドレスカウント用Ｎ＋１桁
バイナリカウンタ、30……書込みアドレスカウントデー
タＮ桁出力（MSB桁を除く）、40……読み出しアドレス
カウントデータＮ桁出力（MSB桁を除く）、31……書込
みアドレスカウントデータMSB桁出力、41……読み出し
アドレスカウントデータMSB桁出力、32,91……データ不
一致検出回路（exclusive-OR）、42……Ｔ型フリップフ
ロップ回路、44……exclusive-OR回路、46,92……デー
タ一致検出回路（exclusive-NOR）、34,48,52,62,95,96
……AND回路、5,6……Ｎ＋１ビットデータスルー型ラッ
チ、7,8,9……Ｎビットデータ一致検出回路、51,61……
反転回路、100,200,300,400……拡張型FIFOメモリ装
置、101……FIFO型メモリ装置、102……書込み許可信号
入力、103……読み出し許可信号入力、104,105……excl
usive-NOR回路、106,107……OR回路、201,202……反転
回路、203,204……OR回路、205……リセット入力、500,
600……Ｎ＋１ビット・プリセット・カウンタ、501,601
……Ｎビットプリセット・データ入力部、502,602……
プリセットデータ設定用ストローブ入力。
図、第２図は第１図に示したFIFOマニピュレータ部のブ
ロック図、第３図は拡張型FIFOメモリ装置、第４図は第
３図に示した拡張型FIFOメモリ装置を実際に拡張接続し
た例を示すブロック図である。 第５図は、第２図のうち、Ｎ＋１ビットカウンタ３及び
４を下位Ｎ桁をＮビット・プリセット・カウンタ最上位
桁を１ビット・カウンタからなるＮ＋１桁のカウンタ50
0及び600で、置き換えたブロック図。 1,1′……デュアルポートRAM部、２……FIFOマニピュレ
ータ部、10,10′……データ入力、11,11′……データ入
力、12,12′……書込み側リセット入力、13,13′……読
み出しリセット入力、14,14′……外部書込みストロー
ブ信号、15,15′……外部読み出しストローブ信号、1
6、16′……書込みストローブ信号、17,17′……読み出
しストローブ信号、18,18′……書込みアドレス信号、1
9,19′……読み出しアドレス信号、20,20′……メモリ
満杯信号、21,21′……メモリ空信号、22,22′……書込
みアドレスカウンタデータラッチ最上位反転出力、23,2
3′……読み出しアドレスカウントデータラッチ最上位
桁反転出力、24,24′……データ再読み出し制御信号入
力、３……書込みアドレスカウント用Ｎ＋１桁バイナリ
カウンタ、４……読み出しアドレスカウント用Ｎ＋１桁
バイナリカウンタ、30……書込みアドレスカウントデー
タＮ桁出力（MSB桁を除く）、40……読み出しアドレス
カウントデータＮ桁出力（MSB桁を除く）、31……書込
みアドレスカウントデータMSB桁出力、41……読み出し
アドレスカウントデータMSB桁出力、32,91……データ不
一致検出回路（exclusive-OR）、42……Ｔ型フリップフ
ロップ回路、44……exclusive-OR回路、46,92……デー
タ一致検出回路（exclusive-NOR）、34,48,52,62,95,96
……AND回路、5,6……Ｎ＋１ビットデータスルー型ラッ
チ、7,8,9……Ｎビットデータ一致検出回路、51,61……
反転回路、100,200,300,400……拡張型FIFOメモリ装
置、101……FIFO型メモリ装置、102……書込み許可信号
入力、103……読み出し許可信号入力、104,105……excl
usive-NOR回路、106,107……OR回路、201,202……反転
回路、203,204……OR回路、205……リセット入力、500,
600……Ｎ＋１ビット・プリセット・カウンタ、501,601
……Ｎビットプリセット・データ入力部、502,602……
プリセットデータ設定用ストローブ入力。
Claims (9)
- 【請求項１】デュアルポートRAM（語長：2N語、Ｎは自
然数）を利用したFIFO型メモリ装置で、FIFO動作のため
の制御信号生成の源として、メモリの語長（Ｎ桁）より
１桁多いＮ＋１桁のカウンタを書込み側及び読み出し側
の双方に有し、前記書込み側は書込みストローブ信号
を、また、前記読み出し側は読み出しストローブ信号
を、各々のカウントクロックとするFIFO型メモリ装置に
おいて、前記書込み側及び読み出し側の双方にＮ＋１桁
のデータスルー型ラッチを有し、前記書込み側は前記書
込みストローブ信号を、また、前記読み出し側は読み出
しストローブ信号を、各々ラッチストローブ信号として
各々のカウント出力をラッチするようにして、最上位桁
を除くＮ桁のラッチ出力を、各々デュアルポートRAMの
書込みアドレス信号及び読み出しアドレス信号とするこ
とを特徴とするFIFO型メモリ装置。 - 【請求項２】請求項１記載の書込み側カウント出力と読
み出し側ラッチ出力との間で各桁毎に一致・不一致を検
出し、最上位桁以外のすべての桁が一致し、最上位桁が
不一致の時にアクティブとなるようにした信号を生成
し、前記信号をメモリへのデータ格納満杯信号とし、ま
た、請求項１記載の書込み側ラッチ出力と読み出し側カ
ウンタ出力との間で、各桁毎に一致・不一致を検出し、
すべての桁が一致した時にアクティブとなるようにした
信号を生成し、前記信号をメモリへのデータ格納空信号
としたことを特徴とするFIFO型メモリ。 - 【請求項３】請求項１記載の書込み側と読み出し側の双
方のラッチ出力を各桁毎に比較し、最上位桁を除くすべ
ての桁出力が一致し、最上位桁出力が不一致の場合にア
クティブとなる信号を書込み禁止信号として、またすべ
ての桁出力が一致した場合にアクティブとなる信号を読
み出し禁止信号として生成するようにして、これらの信
号により、請求項１記載の書込みストローブ信号及び読
み出しストローブ信号を、能動・非能動制御するように
したことを特徴とするFIFO型メモリ装置。 - 【請求項４】請求項１記載のカウンタ及びラッチについ
て書込み側と読み出し側とを別個にリセットできるよう
にしたことを特徴とするFIFO型メモリ装置。 - 【請求項５】請求項１記載の読み出し側カウンタの最上
位桁出力とＴ型フリップフロップ出力との間で排他的論
理和を取り、前記Ｔ型フリップフロップへのクロック入
力によりその出力を反転するようにした回路を、前記読
み出し側カウンタの最上位出力の直後に挿入して、請求
項２及び３記載の各制御信号を反転するようにしたこと
を特徴とするFIFO型メモリ装置。 - 【請求項６】請求項５記載と同様の回路を書込み側カウ
ンタの最上位出力の直後に挿入して、請求項５記載と同
等の効果を実現するようにしたことを特徴とするFIFO型
メモリ装置。 - 【請求項７】請求項１記載のラッチの最上位桁出力を反
転した信号（負論理の場合）を拡張信号として、該信号
と該FIFO型メモリ装置アクセス許可信号との間でイクス
クルーシブNOR（負論理の場合）を取り、前記イクスク
ルーシブNOR出力と外部からの書込みストローブ信号
（負論理）、あるいは、読み出しストローブ信号（負論
理）との間でOR（負論理の場合）を取るようにして、前
記OR回路出力を該FIFO型メモリ装置の書込みストローブ
入力、あるいは、読み出しストローブ入力としたことを
特徴とするFIFO型メモリ装置。 - 【請求項８】請求項７記載のように構成したFIFO型メモ
リ装置を複数台用意し、直前の該FIFO型メモリ装置の請
求項７記載の拡張信号を、次に続く該FIFO型メモリ装置
のアクセス許可入力として、書込み側は書込み側同士、
また、読み出し側は読み出し側同士次々に接続し、最後
尾の該FIFO型メモリ装置の拡張信号を反転したものを先
頭の該FIFO型メモリ装置のアクセス許可入力として接
続、前記の各FIFO型メモリ装置の請求項２記載に述べた
満杯信号は満杯信号同士、また空信号は空信号同士、論
理和（負論理の場合）、あるいは、論理積（正論理の場
合）を取るようにして、全体としての満杯信号及び空信
号とし、他の入出力信号については並列接続することに
より、あたかもメモリ語長が複数台の該FIFO型メモリ装
置の語長の設計に等しい１台のFIFO型メモリ装置として
動作するようにしたことを特徴とするFIFO型メモリ装
置。 - 【請求項９】請求項1,2,3,4,5,6,7,8記載のFIFO型メモ
リ装置において、請求項１記載のＮ＋１桁のカウンタ
を、下位Ｎ桁はプリセットカウンタ、最上位桁は１ビッ
トのカウンタからなるＮ＋１桁のカウンタとして、最大
語長2N語までの範囲で語長可変とすることを特徴とする
FIFO型メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2124361A JPH07105133B2 (ja) | 1989-08-24 | 1990-05-15 | Ｆｉｆｏ型メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21819489 | 1989-08-24 | ||
| JP1-218194 | 1989-08-24 | ||
| JP2124361A JPH07105133B2 (ja) | 1989-08-24 | 1990-05-15 | Ｆｉｆｏ型メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156788A JPH03156788A (ja) | 1991-07-04 |
| JPH07105133B2 true JPH07105133B2 (ja) | 1995-11-13 |
Family
ID=26461044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124361A Expired - Fee Related JPH07105133B2 (ja) | 1989-08-24 | 1990-05-15 | Ｆｉｆｏ型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105133B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08286890A (ja) * | 1995-04-14 | 1996-11-01 | Kyosan Electric Mfg Co Ltd | データ転送システム |
| JPH11305990A (ja) * | 1998-04-24 | 1999-11-05 | Oki Micro Design:Kk | Ｆｉｆｏ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126722A (ja) * | 1987-11-12 | 1989-05-18 | Oki Electric Ind Co Ltd | Ｆｉｆｏメモリ回路 |
-
1990
- 1990-05-15 JP JP2124361A patent/JPH07105133B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156788A (ja) | 1991-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |