JPH07105152B2 - 不揮発性メモリ回路装置 - Google Patents
不揮発性メモリ回路装置Info
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- JPH07105152B2 JPH07105152B2 JP4940189A JP4940189A JPH07105152B2 JP H07105152 B2 JPH07105152 B2 JP H07105152B2 JP 4940189 A JP4940189 A JP 4940189A JP 4940189 A JP4940189 A JP 4940189A JP H07105152 B2 JPH07105152 B2 JP H07105152B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタを使
用した不揮発性メモリ回路装置に関する。
用した不揮発性メモリ回路装置に関する。
（従来の技術） 最近の不揮発性メモリ回路装置では、データの読み出し
時にメモリセルのドレインに電源電圧をそのまま供給す
るとメモリセルが破壊されたり、誤書込みが発生する恐
れがある。このため、この種のメモリ回路ではデータの
読み出し時にメモリセルのドレイン電圧を低く抑えるこ
とが必要であり、かつその場合にも読み出し時の信頼性
は確保する必要がある。
時にメモリセルのドレインに電源電圧をそのまま供給す
るとメモリセルが破壊されたり、誤書込みが発生する恐
れがある。このため、この種のメモリ回路ではデータの
読み出し時にメモリセルのドレイン電圧を低く抑えるこ
とが必要であり、かつその場合にも読み出し時の信頼性
は確保する必要がある。
第８図は従来の不揮発性メモリ回路装置の構成を示す回
路図である。なお、説明を明確化するために書き込み回
路等は省略している。正極性の電源電位VCCとノードＡ
との間には電位VCCよりも低い電位を出力する中間電位
出力回路30が設けられている。また、上記ノードＡには
複数の列選択用トランジスタ31の一端が共通に接続され
ており、これらトランジスタ31それぞれの他端にはビッ
ト線32が接続されている。これらビット線32と交差する
ように複数のワード線33が設けられており、各ビット線
とワード線とが交差する位置には不揮発性トランジスタ
からなるメモリセル34が配置されている。そして、各メ
モリセルのドレインは対応するビット線32に、ゲートは
対応するワード線33にそれぞれ接続され、すべてのメモ
リセルのソースはアース電位VSSに接続されている。ま
た、上記ノードＡにはアナログ回路によって構成された
電圧コンパレータからなるセンスアンプ35が接続されて
いる。このセンスアンプ35には上記中間電位出力回路30
の出力電位よりもわずかに低い電位が基準電位Vrefとし
て供給されており、センスアンプ35は上記ノードＡの電
位をこの基準電位Vrefと比較することによってデータDo
utを出力する。
路図である。なお、説明を明確化するために書き込み回
路等は省略している。正極性の電源電位VCCとノードＡ
との間には電位VCCよりも低い電位を出力する中間電位
出力回路30が設けられている。また、上記ノードＡには
複数の列選択用トランジスタ31の一端が共通に接続され
ており、これらトランジスタ31それぞれの他端にはビッ
ト線32が接続されている。これらビット線32と交差する
ように複数のワード線33が設けられており、各ビット線
とワード線とが交差する位置には不揮発性トランジスタ
からなるメモリセル34が配置されている。そして、各メ
モリセルのドレインは対応するビット線32に、ゲートは
対応するワード線33にそれぞれ接続され、すべてのメモ
リセルのソースはアース電位VSSに接続されている。ま
た、上記ノードＡにはアナログ回路によって構成された
電圧コンパレータからなるセンスアンプ35が接続されて
いる。このセンスアンプ35には上記中間電位出力回路30
の出力電位よりもわずかに低い電位が基準電位Vrefとし
て供給されており、センスアンプ35は上記ノードＡの電
位をこの基準電位Vrefと比較することによってデータDo
utを出力する。
このような構成でなるメモリ回路では、中間電位出力回
路30によりノードＡの電位が常に電源電位VCCよりも低
い電位にされる。このため、データの読み出し時に選択
されたメモリセルのドレインにはこの低い電位が印加さ
れ、上記したようなメモリセルの破壊や誤書込みの発生
が防止される。
路30によりノードＡの電位が常に電源電位VCCよりも低
い電位にされる。このため、データの読み出し時に選択
されたメモリセルのドレインにはこの低い電位が印加さ
れ、上記したようなメモリセルの破壊や誤書込みの発生
が防止される。
しかし、中間電位出力回路30を設けたことによってノー
ドＡの電位振幅が制限され、センスアンプ35としてアナ
ログ回路による複雑な構成の電圧コンパレータ型のもの
を使用する必要がある。このようなセンスアンプは電源
マージンが低く、低電圧で駆動させることが困難であ
り、かつ消費電流が多いという問題がある。
ドＡの電位振幅が制限され、センスアンプ35としてアナ
ログ回路による複雑な構成の電圧コンパレータ型のもの
を使用する必要がある。このようなセンスアンプは電源
マージンが低く、低電圧で駆動させることが困難であ
り、かつ消費電流が多いという問題がある。
また、データの読み出し時に選択されたメモリセル34が
オンする場合に、電源電位VCCとアース電位VSSとの間に
直流貫通電流が流れるので消費電流はさらに多くなる。
さらに、中間電位出力回路30では大きな電流容量が必要
となり、その回路構成が複雑になるという問題もある。
オンする場合に、電源電位VCCとアース電位VSSとの間に
直流貫通電流が流れるので消費電流はさらに多くなる。
さらに、中間電位出力回路30では大きな電流容量が必要
となり、その回路構成が複雑になるという問題もある。
（発明が解決しようとする課題） このように従来の不揮発性メモリ回路装置では、メモリ
セルの破壊防止、誤書込み防止のためにセンスアンプで
検出すべき電位そのものを低くしているため、低電圧で
駆動できない、消費電流が多い、等の欠点がある。
セルの破壊防止、誤書込み防止のためにセンスアンプで
検出すべき電位そのものを低くしているため、低電圧で
駆動できない、消費電流が多い、等の欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、読み出し時の信頼性を低下させるこ
となく、低電圧で駆動できかつ消費電流が少ない不揮発
性メモリ回路装置を提供することにある。
あり、その目的は、読み出し時の信頼性を低下させるこ
となく、低電圧で駆動できかつ消費電流が少ない不揮発
性メモリ回路装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の不揮発性メモリ回路装置は、不揮発性トラン
ジスタからなる複数のメモリセルが設けられたメモリセ
ルアレイと、上記メモリセルのドレインが接続された複
数の列線と、電流通路の各一端が上記複数の各列線とそ
れぞれ接続され、他端が第１のノードに共通接続された
複数の列選択用トランジスタと、第１の電位と上記第１
のノードとの間に電流通路が形成された第１極性のプリ
チャージ用トランジスタと、上記メモリセルのソースと
第２の電位との間に電流通路が形成された第２極性のデ
ィスチャージ用トランジスタと、アドレス入力に応じて
上記複数の列選択用トランジスタのゲートに上記第１の
電位よりも低い電位を選択的に供給する電位供給手段
と、上記第１のノードに接続され、プリチャージ時上記
プリチャージ用トランジスタを介して上記第１の電位が
供給されることにより第１の状態を保持し、読み出し時
選択されたメモリセルから上記ディスチャージ用トラン
ジスタを介して上記第２の電位が供給されるか否かで第
２の状態または上記第１の状態に応じた電位を出力する
CMOS論理ゲート回路からなるラッチ型センスアンプとか
ら構成される。
ジスタからなる複数のメモリセルが設けられたメモリセ
ルアレイと、上記メモリセルのドレインが接続された複
数の列線と、電流通路の各一端が上記複数の各列線とそ
れぞれ接続され、他端が第１のノードに共通接続された
複数の列選択用トランジスタと、第１の電位と上記第１
のノードとの間に電流通路が形成された第１極性のプリ
チャージ用トランジスタと、上記メモリセルのソースと
第２の電位との間に電流通路が形成された第２極性のデ
ィスチャージ用トランジスタと、アドレス入力に応じて
上記複数の列選択用トランジスタのゲートに上記第１の
電位よりも低い電位を選択的に供給する電位供給手段
と、上記第１のノードに接続され、プリチャージ時上記
プリチャージ用トランジスタを介して上記第１の電位が
供給されることにより第１の状態を保持し、読み出し時
選択されたメモリセルから上記ディスチャージ用トラン
ジスタを介して上記第２の電位が供給されるか否かで第
２の状態または上記第１の状態に応じた電位を出力する
CMOS論理ゲート回路からなるラッチ型センスアンプとか
ら構成される。
（作用） この発明による不揮発性メモリ回路装置では、列選択用
トランジスタのゲートに電源電位よりも低い電位を印加
することによってメモリセルのドレイン電位を低く抑え
るようにしている。列選択用トランジスタにゲート電位
を供給する電位供給回路は、列選択用トランジスタのゲ
ート容量を充電すればよく、この電位供給回路の電流容
量を少なくでき、構成が簡単になる。
トランジスタのゲートに電源電位よりも低い電位を印加
することによってメモリセルのドレイン電位を低く抑え
るようにしている。列選択用トランジスタにゲート電位
を供給する電位供給回路は、列選択用トランジスタのゲ
ート容量を充電すればよく、この電位供給回路の電流容
量を少なくでき、構成が簡単になる。
さらにこの発明ではセンスアンプが接続された第１のノ
ードをプリチャージ用トランジスタで電源電位にプリチ
ャージし、メモリセルの選択時には各メモリセルのソー
スをディスチャージ用トランジスタでディスチャージす
るようにしているので、直流貫通電流は発生せず、消費
電流の低減化を図ることができる。しかも、センスアン
プが接続された第１のノードは電源電位である第１の電
位までプリチャージされるので、第１のノードの電位振
幅が十分に大きくなり、この第１のノードに接続される
センスアンプを論理ゲート回路を用いて構成することが
できる。このため、センスアンプにおける電源マージン
の向上並びに消費電流の低減化を図ることができる。
ードをプリチャージ用トランジスタで電源電位にプリチ
ャージし、メモリセルの選択時には各メモリセルのソー
スをディスチャージ用トランジスタでディスチャージす
るようにしているので、直流貫通電流は発生せず、消費
電流の低減化を図ることができる。しかも、センスアン
プが接続された第１のノードは電源電位である第１の電
位までプリチャージされるので、第１のノードの電位振
幅が十分に大きくなり、この第１のノードに接続される
センスアンプを論理ゲート回路を用いて構成することが
できる。このため、センスアンプにおける電源マージン
の向上並びに消費電流の低減化を図ることができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る不揮発性メモリ回路装置の構成
を示す回路図である。なお、この場合にも説明を明確化
するために書き込み回路等は省略している。正極性の電
源電位VCCとデータ検出ノードであるノードＡとの間に
はＰチャネルMOSトランジスタからなるプリチャージ用
トランジスタ１が挿入されている。このトランジスタ１
のゲートにはプリチャージ信号Prが供給される。上記ノ
ードＡにはＮチャネルMOSトランジスタからなる複数の
列選択用トランジスタ２の一端が共通に接続されてい
る。これら各列選択用トランジスタ２それぞれの他端に
はビット線３が接続されている。これらビット線３と交
差するように複数のワード線４が設けられている。これ
ら複数のワード線４は行アドレスが供給される行デコー
ダ５の出力で選択的に駆動される。上記各ビット線３と
各ワード線４とが交差する位置にはそれぞれ浮遊ゲート
構造を持つ不揮発性トランジスタからなるメモリセル６
が配置されている。そして、各メモリセルのドレインは
対応するビット線３に、ゲートは対応するワード線４に
それぞれ接続されている。上記すべてのメモリセル６の
ソースはＮチャネルMOSトランジスタからなるディスチ
ャージ用トランジスタ７のドレインに接続されている。
このディスチャージ用トランジスタ７のソースはアース
電位VSSに接続されている。
を示す回路図である。なお、この場合にも説明を明確化
するために書き込み回路等は省略している。正極性の電
源電位VCCとデータ検出ノードであるノードＡとの間に
はＰチャネルMOSトランジスタからなるプリチャージ用
トランジスタ１が挿入されている。このトランジスタ１
のゲートにはプリチャージ信号Prが供給される。上記ノ
ードＡにはＮチャネルMOSトランジスタからなる複数の
列選択用トランジスタ２の一端が共通に接続されてい
る。これら各列選択用トランジスタ２それぞれの他端に
はビット線３が接続されている。これらビット線３と交
差するように複数のワード線４が設けられている。これ
ら複数のワード線４は行アドレスが供給される行デコー
ダ５の出力で選択的に駆動される。上記各ビット線３と
各ワード線４とが交差する位置にはそれぞれ浮遊ゲート
構造を持つ不揮発性トランジスタからなるメモリセル６
が配置されている。そして、各メモリセルのドレインは
対応するビット線３に、ゲートは対応するワード線４に
それぞれ接続されている。上記すべてのメモリセル６の
ソースはＮチャネルMOSトランジスタからなるディスチ
ャージ用トランジスタ７のドレインに接続されている。
このディスチャージ用トランジスタ７のソースはアース
電位VSSに接続されている。
８は電源電位VCCよりも低くアース電位VSSよりも高い一
定電位VDDを発生する中間電位発生回路である。ここで
発生された電位VDDは、列アドレスが供給される列デコ
ーダ９に供給される。この列デコーダ９は列アドレスに
基づいて上記電位VDDを上記列選択用トランジスタ２の
ゲートに選択的に出力する。
定電位VDDを発生する中間電位発生回路である。ここで
発生された電位VDDは、列アドレスが供給される列デコ
ーダ９に供給される。この列デコーダ９は列アドレスに
基づいて上記電位VDDを上記列選択用トランジスタ２の
ゲートに選択的に出力する。
上記ノードＡにはセンスアンプ10が接続されている。こ
のセンスアンプ10は２個のCMOS型のNORゲート回路11、1
2の入出力間を交差接続してなるフリップフロップで構
成されており、一方のNORゲート回路11には上記ノード
Ａの電位が、他方のNORゲート回路12には比較電位発生
回路13から出力される比較電位Vrefがそれぞれ供給され
る。
のセンスアンプ10は２個のCMOS型のNORゲート回路11、1
2の入出力間を交差接続してなるフリップフロップで構
成されており、一方のNORゲート回路11には上記ノード
Ａの電位が、他方のNORゲート回路12には比較電位発生
回路13から出力される比較電位Vrefがそれぞれ供給され
る。
上記比較電位発生回路13は、上記列選択用トランジスタ
２と等価なトランジスタで構成され、メモリセル選択時
に上記一定電位VDDと等しい値の電位がゲートに供給さ
れるトランジスタ14、上記プリチャージ用トランジスタ
１と等価なトランジスタで構成され、ゲートに上記プリ
チャージ信号Prが供給されるトランジスタ15、上記メモ
リセル６と同様の不揮発性トランジスタからなりソー
ス、ドレイン間電流がメモリセル６の約半分となるよう
に設定されたダミーセル16及びこのダミーセル16とアー
ス電位VSSとの間に挿入され、上記ディスチャージ用ト
ランジスタ１と等価なトランジスタで構成され、ゲート
に上記プリチャージ信号Prが供給されるトランジスタ17
とから構成されている。
２と等価なトランジスタで構成され、メモリセル選択時
に上記一定電位VDDと等しい値の電位がゲートに供給さ
れるトランジスタ14、上記プリチャージ用トランジスタ
１と等価なトランジスタで構成され、ゲートに上記プリ
チャージ信号Prが供給されるトランジスタ15、上記メモ
リセル６と同様の不揮発性トランジスタからなりソー
ス、ドレイン間電流がメモリセル６の約半分となるよう
に設定されたダミーセル16及びこのダミーセル16とアー
ス電位VSSとの間に挿入され、上記ディスチャージ用ト
ランジスタ１と等価なトランジスタで構成され、ゲート
に上記プリチャージ信号Prが供給されるトランジスタ17
とから構成されている。
次に、このような構成でなるメモリ回路におけるデータ
読み出し動作について、第３図のタイミングチャートを
参照して説明する。まず、読み出し制御信号Rdが“H"レ
ベルの状態において、プリチャージ信号Prが“L"レベル
になり、プリチャージ用トランジスタ１がオン状態にな
る。これによりノードＡは電源電位VCCまでプリチャー
ジされる（プリチャージ期間Tp）。このとき、ディスチ
ャージ用トランジスタ７はオフ状態になり、電源電位V
CCとアース電位VSSとの間には直流貫通電流は流れな
い。一方、比較電位発生回路13内でもトランジスタ15が
オン状態、トランジスタ17がオフ状態になり、センスア
ンプ10に接続されたノードＢは電源電位VCCまでプリチ
ャージされる。この場合、ノードA,Bが共にVCCレベル、
すなわち“H"レベルになるため、センスアンプ10の出力
データDoutは“L"レベルになる。
読み出し動作について、第３図のタイミングチャートを
参照して説明する。まず、読み出し制御信号Rdが“H"レ
ベルの状態において、プリチャージ信号Prが“L"レベル
になり、プリチャージ用トランジスタ１がオン状態にな
る。これによりノードＡは電源電位VCCまでプリチャー
ジされる（プリチャージ期間Tp）。このとき、ディスチ
ャージ用トランジスタ７はオフ状態になり、電源電位V
CCとアース電位VSSとの間には直流貫通電流は流れな
い。一方、比較電位発生回路13内でもトランジスタ15が
オン状態、トランジスタ17がオフ状態になり、センスア
ンプ10に接続されたノードＢは電源電位VCCまでプリチ
ャージされる。この場合、ノードA,Bが共にVCCレベル、
すなわち“H"レベルになるため、センスアンプ10の出力
データDoutは“L"レベルになる。
次に、列及び行アドレスADDが列デコーダ９及び行デコ
ーダ５に供給され、プリチャージ信号Prが“L"レベルか
ら“H"レベルに変化する。プリチャージ信号Prが“H"レ
ベルに変化することによってトランジスタ７がオン状態
になり、データが読出される期間になる（ディスチャー
ジ期間Td）。まず、トランジスタ７がオンすることによ
って各メモリセル６のソースがアース電位に設定され
る。また、列アドレスに応じていずれか１個の列選択用
トランジスタ２が列デコーダ９で選択され、選択された
トランジスタ２のゲートに中間電位発生回路８からの一
定電位VDDが印加される。これにより、列選択用トラン
ジスタ２がオンするが、そのゲート電位は電源電位VCC
よりも低い値であるため、この列選択用トランジスタ２
に接続されたビット線３には電源電位VCCよりも低い電
位が出力される。一方、行アドレスに応じていずれか１
本のワード線４が行デコーダ５により選択される。これ
により、選択されたワード線４に接続されているメモリ
セル６のゲートに“H"レベルの駆動信号が印加される。
これにより、電源電位VCCよりも低い電位が出力されて
いるビット線と、選択ワード線との交差位置に配置され
たメモリセルが選択される。いま、この選択メモリセル
の閾値電圧が低い状態でプログラムされているならば、
このメモリセルはオン状態となり、ビット線３及びノー
ドＡはアース電位VSSにディスチャージされる。選択メ
モリセルの閾値電圧が高い状態でプログラムされている
ならば、このメモリセルはオフ状態となり、ビット線３
及びノードＡはディスチャージされない。
ーダ５に供給され、プリチャージ信号Prが“L"レベルか
ら“H"レベルに変化する。プリチャージ信号Prが“H"レ
ベルに変化することによってトランジスタ７がオン状態
になり、データが読出される期間になる（ディスチャー
ジ期間Td）。まず、トランジスタ７がオンすることによ
って各メモリセル６のソースがアース電位に設定され
る。また、列アドレスに応じていずれか１個の列選択用
トランジスタ２が列デコーダ９で選択され、選択された
トランジスタ２のゲートに中間電位発生回路８からの一
定電位VDDが印加される。これにより、列選択用トラン
ジスタ２がオンするが、そのゲート電位は電源電位VCC
よりも低い値であるため、この列選択用トランジスタ２
に接続されたビット線３には電源電位VCCよりも低い電
位が出力される。一方、行アドレスに応じていずれか１
本のワード線４が行デコーダ５により選択される。これ
により、選択されたワード線４に接続されているメモリ
セル６のゲートに“H"レベルの駆動信号が印加される。
これにより、電源電位VCCよりも低い電位が出力されて
いるビット線と、選択ワード線との交差位置に配置され
たメモリセルが選択される。いま、この選択メモリセル
の閾値電圧が低い状態でプログラムされているならば、
このメモリセルはオン状態となり、ビット線３及びノー
ドＡはアース電位VSSにディスチャージされる。選択メ
モリセルの閾値電圧が高い状態でプログラムされている
ならば、このメモリセルはオフ状態となり、ビット線３
及びノードＡはディスチャージされない。
一方、比較電位発生回路13内では、プリチャージ信号Pr
が“H"レベルに変化することによってトランジスタ17が
オン状態になり、かつ列選択用トランジスタ２のいずれ
か１つが選択されるときに、同時にトランジスタ14のゲ
ートに中間電位VDDが供給される。これによりノードＢ
の電位はVCCからディスチャージされる。ここで、い
ま、上記選択されたメモリセル６の閾値電圧が低く、ノ
ードＡの電位がディスチャージされる場合、比較電位発
生回路13のダミーセル16のソース，ドレイン間電流がメ
モリセル６の約半分となるように設定されているため、
ノードＡの電位の方がノードＢの電位よりも速くVSSに
近づき、センスアンプ10の出力データDoutは“L"レベル
から“H"レベルに反転する。選択されたメモリセル６の
閾値電圧が高い場合、ノードＡの電位はディスチャージ
されず、ノードＢの電位がディスチャージされるため、
センスアンプ10の出力データDoutは元の“L"レベルのま
ま変化しない。このようにして選択メモリセルからデー
タ読み出しが行われる。
が“H"レベルに変化することによってトランジスタ17が
オン状態になり、かつ列選択用トランジスタ２のいずれ
か１つが選択されるときに、同時にトランジスタ14のゲ
ートに中間電位VDDが供給される。これによりノードＢ
の電位はVCCからディスチャージされる。ここで、い
ま、上記選択されたメモリセル６の閾値電圧が低く、ノ
ードＡの電位がディスチャージされる場合、比較電位発
生回路13のダミーセル16のソース，ドレイン間電流がメ
モリセル６の約半分となるように設定されているため、
ノードＡの電位の方がノードＢの電位よりも速くVSSに
近づき、センスアンプ10の出力データDoutは“L"レベル
から“H"レベルに反転する。選択されたメモリセル６の
閾値電圧が高い場合、ノードＡの電位はディスチャージ
されず、ノードＢの電位がディスチャージされるため、
センスアンプ10の出力データDoutは元の“L"レベルのま
ま変化しない。このようにして選択メモリセルからデー
タ読み出しが行われる。
ここで、各ビット線３には電源電位VCCよりも低い電位
が印加されるため、従来と同様にメモリセルの破壊や誤
書込みを防止することができる。
が印加されるため、従来と同様にメモリセルの破壊や誤
書込みを防止することができる。
また、データの読み出し期間にはトランジスタ１により
第１のノードＡを電源電位にプリチャージし、その後、
トランジスタ７により各メモリセル６のソースをアース
電位にディスチャージするようにしており、電源電位と
アース電位との間には直流貫通電流が発生しない。この
ため、消費電流を削減することができる。
第１のノードＡを電源電位にプリチャージし、その後、
トランジスタ７により各メモリセル６のソースをアース
電位にディスチャージするようにしており、電源電位と
アース電位との間には直流貫通電流が発生しない。この
ため、消費電流を削減することができる。
さらに、電源電位よりも低い電位を発生する中間電位発
生回路８では、列選択用トランジスタ２のゲートを駆動
するだけでよいので、電流容量が少なくてよく、消費電
流の低減と構成の簡単化を図ることができる。
生回路８では、列選択用トランジスタ２のゲートを駆動
するだけでよいので、電流容量が少なくてよく、消費電
流の低減と構成の簡単化を図ることができる。
しかも、ノードＡの電位は電源電位VCCとアース電位VSS
との間で変化するため、センスアンプ10として図示のよ
うなNORゲート回路11、12からなる論理ゲート回路を用
いた簡単な構成のものを使用することができ、消費電流
も少なくできる。しかも、このNORゲート回路11、12と
してCMOS構成のものを使用すれば、消費電流はより少な
くなる。このようにフリップフロップ方式で構成される
論理回路は、広い電圧範囲において安定した回路動作が
得られ、低消費電力及び低電圧駆動等の利点がある。
との間で変化するため、センスアンプ10として図示のよ
うなNORゲート回路11、12からなる論理ゲート回路を用
いた簡単な構成のものを使用することができ、消費電流
も少なくできる。しかも、このNORゲート回路11、12と
してCMOS構成のものを使用すれば、消費電流はより少な
くなる。このようにフリップフロップ方式で構成される
論理回路は、広い電圧範囲において安定した回路動作が
得られ、低消費電力及び低電圧駆動等の利点がある。
第２図はこの発明の不揮発性メモリ回路装置の他の実施
例の構成を示す回路図である。この実施例回路では、複
数の列選択用トランジスタ２の共通接続端であるノード
Ａと一端が第１の電位に接続されたプリチャージ用トラ
ンジスタ１の他端との間に、ゲートに中間電位VDDが供
給されるレベルダウン用トランジスタ18を挿入して、列
選択用トランジスタ２を介して選択的にビット線３を第
１の電位である電源電位VCCよりも低い電位を供給する
ように構成したものである。これに伴い、比較電位発生
回路13には、前記ダミーセル16とトランジスタ14との間
に、ゲートに電源電位VCCが供給され、上記列選択用ト
ランジスタ２と等価になるようなトランジスタ19が挿入
される。そして、センスアンプ10内のNORゲート回路11
には上記プリチャージ用トランジスタ１とレベルダウン
用トランジスタ18との接続ノードＣの電位が供給される
ように構成されている。
例の構成を示す回路図である。この実施例回路では、複
数の列選択用トランジスタ２の共通接続端であるノード
Ａと一端が第１の電位に接続されたプリチャージ用トラ
ンジスタ１の他端との間に、ゲートに中間電位VDDが供
給されるレベルダウン用トランジスタ18を挿入して、列
選択用トランジスタ２を介して選択的にビット線３を第
１の電位である電源電位VCCよりも低い電位を供給する
ように構成したものである。これに伴い、比較電位発生
回路13には、前記ダミーセル16とトランジスタ14との間
に、ゲートに電源電位VCCが供給され、上記列選択用ト
ランジスタ２と等価になるようなトランジスタ19が挿入
される。そして、センスアンプ10内のNORゲート回路11
には上記プリチャージ用トランジスタ１とレベルダウン
用トランジスタ18との接続ノードＣの電位が供給される
ように構成されている。
上記第２図の実施例装置におけるデータ読み出し動作は
前記第３図のタイミングチャートと同様である。また、
この第２図の実施例装置よれば、さらに集積度の面で優
れている。すなわち、第１図の実施例装置では中間電位
VDDを列デコーダ９に供給するようにしている。このた
め、列デコーダ９内において、列選択用トランジスタ２
の各ゲートに第１の電位である電源電位VCCよりも低い
電位を供給すべく、CMOS回路等からなるバッファ（図示
せず）を各々設置する必要があり、パターン面積が増大
する傾向にある。上記第２図の実施例では複数子の列選
択用トランジスタに対して１個のレベルダウン用トラン
ジスタ18を設ければよいため、上記のように多くのバッ
ファを設けるときに比べてパターン面積の増大はわずか
である。
前記第３図のタイミングチャートと同様である。また、
この第２図の実施例装置よれば、さらに集積度の面で優
れている。すなわち、第１図の実施例装置では中間電位
VDDを列デコーダ９に供給するようにしている。このた
め、列デコーダ９内において、列選択用トランジスタ２
の各ゲートに第１の電位である電源電位VCCよりも低い
電位を供給すべく、CMOS回路等からなるバッファ（図示
せず）を各々設置する必要があり、パターン面積が増大
する傾向にある。上記第２図の実施例では複数子の列選
択用トランジスタに対して１個のレベルダウン用トラン
ジスタ18を設ければよいため、上記のように多くのバッ
ファを設けるときに比べてパターン面積の増大はわずか
である。
また、列デコーダの持つ容量及び抵抗は大容量になるに
つれ増大するため、上記バッファ等の遅延要素となる回
路が少しでも減少する分、動作上の信頼性も向上すると
いう利点がある。
つれ増大するため、上記バッファ等の遅延要素となる回
路が少しでも減少する分、動作上の信頼性も向上すると
いう利点がある。
第４図及び第５図及び第６図はそれぞれ上記各実施例回
路で使用される中間電位発生回路８の具体的な構成を示
す回路図である。
路で使用される中間電位発生回路８の具体的な構成を示
す回路図である。
第４図回路では電源電位VCCとアース電位VSSとの間にＰ
チャネルMOSトランジスタからなるスイッチ用トランジ
スタ20と２個の抵抗21,22とを直列接続し、スイッチ用
トランジスタ20をデータ読み出し時に“L"レベルにされ
る信号、例えば読み出し制御信号Rdの逆相信号▲▼
で導通制御するようにしたものである。この回路では、
データ読み出し期間以外にはトランジスタ20がオフ状態
となり、電流は消費されない。他方、データ読み出し期
間にはトランジスタ20がオンし、２個の抵抗21,22によ
り抵抗分割されたVCCよりも低い電位VDDが出力される。
チャネルMOSトランジスタからなるスイッチ用トランジ
スタ20と２個の抵抗21,22とを直列接続し、スイッチ用
トランジスタ20をデータ読み出し時に“L"レベルにされ
る信号、例えば読み出し制御信号Rdの逆相信号▲▼
で導通制御するようにしたものである。この回路では、
データ読み出し期間以外にはトランジスタ20がオフ状態
となり、電流は消費されない。他方、データ読み出し期
間にはトランジスタ20がオンし、２個の抵抗21,22によ
り抵抗分割されたVCCよりも低い電位VDDが出力される。
第５図回路では電源電位VCCとアース電位VSSとの間にＰ
チャネルMOSトランジスタからなるスイッチ用トランジ
スタ23と複数個のＰチャネルMOSトランジスタ24を直列
接続し、スイッチ用トランジスタ23を上記信号▲▼
で導通制御するようにしたものである。この回路でも、
データ読み出し期間以外にはトランジスタ23がオフ状態
となり、電流は消費されない。また、データ読み出し期
間にはトランジスタ23がオンし、スイッチ用トランジス
タ23及び複数個のトランジスタ24で抵抗分割されたVCC
よりも低い電位VDDが出力される。
チャネルMOSトランジスタからなるスイッチ用トランジ
スタ23と複数個のＰチャネルMOSトランジスタ24を直列
接続し、スイッチ用トランジスタ23を上記信号▲▼
で導通制御するようにしたものである。この回路でも、
データ読み出し期間以外にはトランジスタ23がオフ状態
となり、電流は消費されない。また、データ読み出し期
間にはトランジスタ23がオンし、スイッチ用トランジス
タ23及び複数個のトランジスタ24で抵抗分割されたVCC
よりも低い電位VDDが出力される。
第６図回路では、電源電位VCCとアース電位VSSとの間に
ＰチャネルMOSトランジスタからなるスイッチ用トラン
ジスタ25とデプレッション型のＮチャネルMOSトランジ
スタ26及びイントリニシック型（閾値がほぼ0V）のＮチ
ャネルMOSトランジスタ27が直列接続され、出力ノード
Ｄとして上記トランジスタ26,27の互いのゲート及び一
端を共通接続して構成されており、上記スイッチ用トラ
ンジスタ25を上記信号▲▼で導通制御するようにし
たものである。この回路でも、データ読み出し期間以外
にはトランジスタ25がオフ状態となり、電流は消費され
ない。また、データ読み出し期間には、トランジスタ25
がオンし、スイッチ用トランジスタ25のドレイン電圧が
上記トランジスタ26,27のオン抵抗で分割されたVCCより
も低い電圧VDDがノードＤに出力される。この構成によ
れば、上記トランジスタ26,27の各ゲートとノードＤは
短絡されているので、電源電位VCCがある程度変動して
も常に一定の中間電位が出力される。
ＰチャネルMOSトランジスタからなるスイッチ用トラン
ジスタ25とデプレッション型のＮチャネルMOSトランジ
スタ26及びイントリニシック型（閾値がほぼ0V）のＮチ
ャネルMOSトランジスタ27が直列接続され、出力ノード
Ｄとして上記トランジスタ26,27の互いのゲート及び一
端を共通接続して構成されており、上記スイッチ用トラ
ンジスタ25を上記信号▲▼で導通制御するようにし
たものである。この回路でも、データ読み出し期間以外
にはトランジスタ25がオフ状態となり、電流は消費され
ない。また、データ読み出し期間には、トランジスタ25
がオンし、スイッチ用トランジスタ25のドレイン電圧が
上記トランジスタ26,27のオン抵抗で分割されたVCCより
も低い電圧VDDがノードＤに出力される。この構成によ
れば、上記トランジスタ26,27の各ゲートとノードＤは
短絡されているので、電源電位VCCがある程度変動して
も常に一定の中間電位が出力される。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例え
ば、各メモリセルのソースをディスチャージ用トランジ
スタ７に共通接続し、このディスチャージ用トランジス
タ７をすべてのメモリセルで共用してもよいし、また
は、第７図の回路図に示すように各メモリセル６毎に独
立したディスチャージ用トランジスタ７を設けるように
してもよい。さらに、中間電位発生回路８やセンスアン
プ10等も図示の構成に限定されるものではなく、種々の
回路構成のものを使用することができる。
種々の変形が可能であることはいうまでもない。例え
ば、各メモリセルのソースをディスチャージ用トランジ
スタ７に共通接続し、このディスチャージ用トランジス
タ７をすべてのメモリセルで共用してもよいし、また
は、第７図の回路図に示すように各メモリセル６毎に独
立したディスチャージ用トランジスタ７を設けるように
してもよい。さらに、中間電位発生回路８やセンスアン
プ10等も図示の構成に限定されるものではなく、種々の
回路構成のものを使用することができる。
［発明の効果］ 以上詳述したようにこの発明によれば、読み出し時の信
頼性を低下させることなく回路の簡素化を実現し、低消
費電力でしかも低電圧で駆動する不揮発性メモリ回路装
置を提供することができる。
頼性を低下させることなく回路の簡素化を実現し、低消
費電力でしかも低電圧で駆動する不揮発性メモリ回路装
置を提供することができる。
第１図はこの発明に係る不揮発性メモリ回路装置の構成
を示す回路図、第２図はこの発明に係る不揮発性メモリ
回路装置の他の実施例の構成を示す回路図、第３図は第
１図及び第２図の回路の動作を説明するためのタイミン
グチャート、第４図ないし第７図はそれぞれ第１図及び
第２図の回路内の一部の構成を示す回路図、第８図は従
来の不揮発性メモリ回路装置の構成を示す回路図であ
る。 １……プリチャージ用トランジスタ、２……列選択用ト
ランジスタ、３……ビット線、４……ワード線、５……
行デコーダ、6,16……メモリセル、７……ディスチャー
ジ用トランジスタ、８……中間電位発生回路、９……列
デコーダ、10……センスアンプ、11,12……NORゲート、
13……比較電位発生回路、14,17……ＮチャネルMOSトラ
ンジスタ、15……ＰチャネルMOSトランジスタ。18……
レベルダウン用トランジスタ。
を示す回路図、第２図はこの発明に係る不揮発性メモリ
回路装置の他の実施例の構成を示す回路図、第３図は第
１図及び第２図の回路の動作を説明するためのタイミン
グチャート、第４図ないし第７図はそれぞれ第１図及び
第２図の回路内の一部の構成を示す回路図、第８図は従
来の不揮発性メモリ回路装置の構成を示す回路図であ
る。 １……プリチャージ用トランジスタ、２……列選択用ト
ランジスタ、３……ビット線、４……ワード線、５……
行デコーダ、6,16……メモリセル、７……ディスチャー
ジ用トランジスタ、８……中間電位発生回路、９……列
デコーダ、10……センスアンプ、11,12……NORゲート、
13……比較電位発生回路、14,17……ＮチャネルMOSトラ
ンジスタ、15……ＰチャネルMOSトランジスタ。18……
レベルダウン用トランジスタ。
Claims (4)
- 【請求項１】不揮発性トランジスタからなる複数のメモ
リセルが設けられたメモリセルアレイと、 上記メモリセルのドレインが接続された複数の列線と、 電流通路の各一端が上記複数の各列線とそれぞれ接続さ
れ、他端が第１のノードに共通接続された複数の列選択
用トランジスタと、 第１の電位と上記第１のノードとの間に電流通路が形成
された第１極性のプリチャージ用トランジスタと、 上記メモリセルのソースと第２の電位との間に電流通路
が形成された第２極性のディスチャージ用トランジスタ
と、 アドレス入力に応じて上記複数の列選択用トランジスタ
のゲートに上記第１の電位よりも低い電位を選択的に供
給する電位供給手段と、 上記第１のノードに接続され、プリチャージ時上記プリ
チャージ用トランジスタを介して上記第１の電位が供給
されることにより第１の状態を保持し、読み出し時選択
されたメモリセルから上記ディスチャージ用トランジス
タを介して上記第２の電位が供給されるか否かで第２の
状態または上記第１の状態に応じた電位を出力するCMOS
論理ゲート回路からなるラッチ型センスアンプと を具備したことを特徴とする不揮発性メモリ回路装置。 - 【請求項２】前記ラッチ型センスアンプは、NOR型のフ
リップフロップで構成され前記第１のノードの電位を比
較電位と比較することを特徴とする請求項１記載の不揮
発性メモリ回路装置。 - 【請求項３】不揮発性トランジスタからなる複数のメモ
リセルが設けられたメモリセルアレイと、 上記メモリセルのドレインが接続された複数の列線と、 電流通路の各一端が上記複数の各列線とそれぞれ接続さ
れ、他端が第１のノードに共通接続された複数の列選択
用トランジスタと、 第１の電位と第２のノードとの間に電流通路が形成され
た第１極性のプリチャージ用トランジスタと、 上記メモリセルのソースと第２の電位との間に電流通路
が形成された第２極性のディスチャージ用トランジスタ
と、 上記第１のノードと第２のノードとの間に電流通路が形
成され、上記メモリセルからの読み出し時にゲートに上
記第１の電位よりも低い電位が供給される第２極性のレ
ベルダウン用トランジスタと、 上記第２のノードに接続され、プリチャージ時上記プリ
チャージ用トランジスタを介して上記第１の電位が供給
されることにより第１の状態を保持し、読み出し時選択
されたメモリセルから上記ディスチャージ用トランジス
タを介して上記第２の電位が供給されるか否かで第２の
状態または上記第１の状態に応じた電位を出力するCMOS
論理ゲート回路からなるラッチ型センスアンプと を具備したことを特徴とする不揮発性メモリ回路装置。 - 【請求項４】前記ラッチ型センスアンプは、NOR型のフ
リップフロップで構成され前記第２のノードの電位を比
較電位と比較することを特徴とする請求項２記載の不揮
発性メモリ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4940189A JPH07105152B2 (ja) | 1988-03-09 | 1989-03-01 | 不揮発性メモリ回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5537388 | 1988-03-09 | ||
| JP63-55373 | 1988-03-09 | ||
| JP4940189A JPH07105152B2 (ja) | 1988-03-09 | 1989-03-01 | 不揮発性メモリ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023191A JPH023191A (ja) | 1990-01-08 |
| JPH07105152B2 true JPH07105152B2 (ja) | 1995-11-13 |
Family
ID=26389789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4940189A Expired - Fee Related JPH07105152B2 (ja) | 1988-03-09 | 1989-03-01 | 不揮発性メモリ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105152B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2637314B2 (ja) * | 1991-08-30 | 1997-08-06 | 株式会社東芝 | 不揮発性メモリ回路 |
| US5226522A (en) * | 1992-07-16 | 1993-07-13 | Otis Elevator Company | Moving handrail guide mount with vibration isolation |
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979493A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Micro Comput Eng Ltd | Ｅｐｒｏｍ装置 |
| JPS6173300A (ja) * | 1984-09-17 | 1986-04-15 | Toshiba Corp | 半導体記憶装置 |
-
1989
- 1989-03-01 JP JP4940189A patent/JPH07105152B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023191A (ja) | 1990-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |