JPH07105172A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07105172A JPH07105172A JP5244771A JP24477193A JPH07105172A JP H07105172 A JPH07105172 A JP H07105172A JP 5244771 A JP5244771 A JP 5244771A JP 24477193 A JP24477193 A JP 24477193A JP H07105172 A JPH07105172 A JP H07105172A
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- JP
- Japan
- Prior art keywords
- input
- test
- output
- chip
- control signal
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- Microcomputers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 複数のＬＳＩを１チップに実装する場合に、
１チップしたことにより内部信号となった信号は、空き
端子に割り当てもしくは被テスト部分以外の外部端子と
共用させテストモード制御信号により端子の切り換えを
行なうようにした。また、被テスト部分以外の回路のバ
ス接続部の入力ゲートと出力バッファは、テストモード
制御信号により出力バッファをハイインピーダンス状態
に固定し、入力ゲートを非アクティブ状態に固定させる
ようにした。 【効果】 テストモードの設定により、チップ内の任意
の部分を選択的にテストすることが可能となるととも
に、被テスト部分の全入出力信号を外部端子を介して入
出力可能にとなり、しかも被テスト部分以外の部分は被
テスト部分から切り離すことができるため、既に作成さ
れているテストパターンを流用してテストを行なえるよ
うになる。
１チップしたことにより内部信号となった信号は、空き
端子に割り当てもしくは被テスト部分以外の外部端子と
共用させテストモード制御信号により端子の切り換えを
行なうようにした。また、被テスト部分以外の回路のバ
ス接続部の入力ゲートと出力バッファは、テストモード
制御信号により出力バッファをハイインピーダンス状態
に固定し、入力ゲートを非アクティブ状態に固定させる
ようにした。 【効果】 テストモードの設定により、チップ内の任意
の部分を選択的にテストすることが可能となるととも
に、被テスト部分の全入出力信号を外部端子を介して入
出力可能にとなり、しかも被テスト部分以外の部分は被
テスト部分から切り離すことができるため、既に作成さ
れているテストパターンを流用してテストを行なえるよ
うになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには半導体集積回路のテスティングに適用して有効な
技術に関し、例えばＡＳＩＣ（特殊用途向け半導体集積
回路）として構成されたマイクロコンピュータに利用し
て有効な技術に関する。
らには半導体集積回路のテスティングに適用して有効な
技術に関し、例えばＡＳＩＣ（特殊用途向け半導体集積
回路）として構成されたマイクロコンピュータに利用し
て有効な技術に関する。
【０００２】
【従来の技術】従来、ＣＰＵコアと呼ばれるマイクロプ
ロセッサとＤＭＡコントローラ、タイマ回路等のモジュ
ール化された回路を組み合わせてユーザーが要求する機
能を有するマイクロコンピュータを短期間に設計、提供
可能なＡＳＩＣマイクロコンピュータが提案されてい
る。
ロセッサとＤＭＡコントローラ、タイマ回路等のモジュ
ール化された回路を組み合わせてユーザーが要求する機
能を有するマイクロコンピュータを短期間に設計、提供
可能なＡＳＩＣマイクロコンピュータが提案されてい
る。
【０００３】
【発明が解決しようとする課題】本発明者は、汎用マイ
クロコンピュータとユーザーが設計した論理を組み込ん
だゲートアレイとを組み合わせてＡＳＩＣマイクロコン
ピュータを構成することを考えた。しかしながら、上記
技術には、次のような問題のあることが本発明者によっ
てあきらかとされた。
クロコンピュータとユーザーが設計した論理を組み込ん
だゲートアレイとを組み合わせてＡＳＩＣマイクロコン
ピュータを構成することを考えた。しかしながら、上記
技術には、次のような問題のあることが本発明者によっ
てあきらかとされた。
【０００４】すなわち、汎用マイクロコンピュータとゲ
ートアレイの２つのＬＳＩをボード上に搭載してプリン
ト配線で接続していた際にはＬＳＩの端子として外部に
出ていた端子が、１チップ化されたことにより内部端子
となってしまうものが生じる。そのため、既に作成され
ている汎用マイクロコンピュータ用のテストパターンと
ゲートアレイ用のテストパターンをそのまま流用しよう
とした場合、テストパターンを入力する外部端子がなく
なってしまい、新たにテストパターンを設計し直さねば
ならないことがある。
ートアレイの２つのＬＳＩをボード上に搭載してプリン
ト配線で接続していた際にはＬＳＩの端子として外部に
出ていた端子が、１チップ化されたことにより内部端子
となってしまうものが生じる。そのため、既に作成され
ている汎用マイクロコンピュータ用のテストパターンと
ゲートアレイ用のテストパターンをそのまま流用しよう
とした場合、テストパターンを入力する外部端子がなく
なってしまい、新たにテストパターンを設計し直さねば
ならないことがある。
【０００５】また、既存のテストパターンをそのまま使
用する場合には、テスト中にテスト対象となっていない
側の回路は動作しないことが要求されるが、１チップ化
された汎用マイクロコンピュータとゲートアレイとがバ
スによって接続されていると、一方の回路の信号が上記
バスを介して他方の回路に入力されて動作させてしまう
という問題点があることが明らかとなった。
用する場合には、テスト中にテスト対象となっていない
側の回路は動作しないことが要求されるが、１チップ化
された汎用マイクロコンピュータとゲートアレイとがバ
スによって接続されていると、一方の回路の信号が上記
バスを介して他方の回路に入力されて動作させてしまう
という問題点があることが明らかとなった。
【０００６】本発明の目的は、複数のＬＳＩを１チップ
に実装した場合において、各々のＬＳＩ用に既に作成さ
れているテストパターンを流用してそのチップ上でのテ
ストを行なえるようにしたテスト制御技術を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
に実装した場合において、各々のＬＳＩ用に既に作成さ
れているテストパターンを流用してそのチップ上でのテ
ストを行なえるようにしたテスト制御技術を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のＬＳＩを１チップに実装
する場合に、１チップしたことにより内部信号となった
信号は、空き端子に割り当て空き端子がないかもしくは
足りないときは被テスト部分以外の外部端子と共用させ
テストモード制御信号により端子の切り換えを行なうよ
うにした。また、被テスト部分以外の回路のバス接続部
の入力ゲートと出力バッファは、テストモード制御信号
により出力バッファをハイインピーダンス状態に固定
し、入力ゲートを非アクティブ状態に固定させるように
する。テストモードの設定は、モード設定用外部端子を
別個に設けておき、その入力値をデコードしてモード制
御信号とすればよい。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数のＬＳＩを１チップに実装
する場合に、１チップしたことにより内部信号となった
信号は、空き端子に割り当て空き端子がないかもしくは
足りないときは被テスト部分以外の外部端子と共用させ
テストモード制御信号により端子の切り換えを行なうよ
うにした。また、被テスト部分以外の回路のバス接続部
の入力ゲートと出力バッファは、テストモード制御信号
により出力バッファをハイインピーダンス状態に固定
し、入力ゲートを非アクティブ状態に固定させるように
する。テストモードの設定は、モード設定用外部端子を
別個に設けておき、その入力値をデコードしてモード制
御信号とすればよい。
【０００８】
【作用】上記した手段によれば、テストモードの設定に
より、チップ内の任意の部分を選択的にテストすること
が可能となるとともに、被テスト部分の全入出力信号を
外部端子を介して入出力することが可能になり、しかも
被テスト部分以外の部分は被テスト部分から切り離すこ
とができるため、既に作成されているテストパターンを
流用してテストを行なえるようにするという目的が達成
される。
より、チップ内の任意の部分を選択的にテストすること
が可能となるとともに、被テスト部分の全入出力信号を
外部端子を介して入出力することが可能になり、しかも
被テスト部分以外の部分は被テスト部分から切り離すこ
とができるため、既に作成されているテストパターンを
流用してテストを行なえるようにするという目的が達成
される。
【０００９】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１は、本発明をＡＳＩＣマイクロコンピ
ュータに適用した場合の一実施例が示されている。特に
制限されないが、図中符号Ａで示される線により囲まれ
た部分は単結晶シリコン基板のような一個の半導体チッ
プ上において形成される。
て説明する。図１は、本発明をＡＳＩＣマイクロコンピ
ュータに適用した場合の一実施例が示されている。特に
制限されないが、図中符号Ａで示される線により囲まれ
た部分は単結晶シリコン基板のような一個の半導体チッ
プ上において形成される。
【００１０】図１において、１はマイクロコンピュータ
コア部、２はゲートアレイコア部である。ここで、コア
部とは、通常のＬＳＩからＩ／Ｏインタフェース部分を
取り除いた機能回路ブロックを意味する。上記マイクロ
コンピュータコア部１とゲートアレイコア部２とは内部
システムバス３および内部信号線８により接続されてい
る。４はＬＳＩの外部端子である。これらの外部端子の
うち一部の端子４ａと４ｂは、マイクロコンピュータコ
ア部１とゲートアレイコア部２とで共用されており、テ
ストモード時にマルチプレクサ５ａ，５ｂによって端子
４ａまたは４ｂを介して選択的に外部から信号が入出力
可能にされている。
コア部、２はゲートアレイコア部である。ここで、コア
部とは、通常のＬＳＩからＩ／Ｏインタフェース部分を
取り除いた機能回路ブロックを意味する。上記マイクロ
コンピュータコア部１とゲートアレイコア部２とは内部
システムバス３および内部信号線８により接続されてい
る。４はＬＳＩの外部端子である。これらの外部端子の
うち一部の端子４ａと４ｂは、マイクロコンピュータコ
ア部１とゲートアレイコア部２とで共用されており、テ
ストモード時にマルチプレクサ５ａ，５ｂによって端子
４ａまたは４ｂを介して選択的に外部から信号が入出力
可能にされている。
【００１１】すなわち、上記マルチプレクサ５ａ，５ｂ
は、通常は端子４ａがマイクロコンピュータコア部１の
入出力端子として、また端子４ｂがゲートアレイコア部
２の入出力端子としてそれぞれ機能するように信号の選
択を行なう。一方、テストモード時にはマルチプレクサ
５ｂが、マイクロコンピュータコア部１のテストの際に
は端子４ｂより内部信号線８の信号を出力もしくは入力
できるように信号の選択を行なうとともに、ゲートアレ
イコア部２のテストの際にはマルチプレクサ５ａが端子
４ａより内部信号線８の信号を出力もしくは入力できる
ように信号の選択を行なう。
は、通常は端子４ａがマイクロコンピュータコア部１の
入出力端子として、また端子４ｂがゲートアレイコア部
２の入出力端子としてそれぞれ機能するように信号の選
択を行なう。一方、テストモード時にはマルチプレクサ
５ｂが、マイクロコンピュータコア部１のテストの際に
は端子４ｂより内部信号線８の信号を出力もしくは入力
できるように信号の選択を行なうとともに、ゲートアレ
イコア部２のテストの際にはマルチプレクサ５ａが端子
４ａより内部信号線８の信号を出力もしくは入力できる
ように信号の選択を行なう。
【００１２】上記マルチプレクサ５ａ，５ｂは、チップ
上に設けられたモード制御回路６からのモード制御信号
によって切り換えが行なわれるように構成されている。
７ａ，７ｂはモード設定用外部端子である。これらの端
子７ａ，７ｂは、パッケージに実装された状態ではピン
に接続されず、ウェハ状態でプローバによるテスティン
グの際にのみモード設定信号が印加可能に構成される。
上に設けられたモード制御回路６からのモード制御信号
によって切り換えが行なわれるように構成されている。
７ａ，７ｂはモード設定用外部端子である。これらの端
子７ａ，７ｂは、パッケージに実装された状態ではピン
に接続されず、ウェハ状態でプローバによるテスティン
グの際にのみモード設定信号が印加可能に構成される。
【００１３】図２には、上記マイクロコンピュータコア
部１とゲートアレイコア部２のバス接続側に設けられる
バッファ回路部の構成例が示されている。内部システム
バス３を構成する信号線３ａには、上記マイクロコンピ
ュータコア部１のトライステート出力バッファ１１ａと
ゲートアレイコア部２のトライステート出力バッファ１
１ｂとが接続されているとともに、マイクロコンピュー
タコア部１の入力ゲートとしてのＯＲゲート１２ａとゲ
ートアレイコア部２の入力ゲートとしてのＯＲゲート１
２ｂがそれぞれ共通に接続されている。
部１とゲートアレイコア部２のバス接続側に設けられる
バッファ回路部の構成例が示されている。内部システム
バス３を構成する信号線３ａには、上記マイクロコンピ
ュータコア部１のトライステート出力バッファ１１ａと
ゲートアレイコア部２のトライステート出力バッファ１
１ｂとが接続されているとともに、マイクロコンピュー
タコア部１の入力ゲートとしてのＯＲゲート１２ａとゲ
ートアレイコア部２の入力ゲートとしてのＯＲゲート１
２ｂがそれぞれ共通に接続されている。
【００１４】図示しないが、内部システムバス３を構成
する他の信号線にも同様にトライステート出力バッファ
１１ａ，１１ｂと入力ゲートとしてのＯＲゲート１２
ａ，１２ｂがそれぞれ共通に接続されている。上記出力
バッファ１１ａ，１１ｂと入力ゲート１２ａ，１２ｂ
は、入出力制御回路１３ａ，１３ｂによってそれぞれ制
御されてテストモード時に非テスト側の回路をシステム
バス３から切り離すように機能する。
する他の信号線にも同様にトライステート出力バッファ
１１ａ，１１ｂと入力ゲートとしてのＯＲゲート１２
ａ，１２ｂがそれぞれ共通に接続されている。上記出力
バッファ１１ａ，１１ｂと入力ゲート１２ａ，１２ｂ
は、入出力制御回路１３ａ，１３ｂによってそれぞれ制
御されてテストモード時に非テスト側の回路をシステム
バス３から切り離すように機能する。
【００１５】上記入出力制御回路１３ａ，１３ｂは、各
々上記モード制御回路６からのテストモード制御信号Ｔ
Ｍと入出力制御信号Ｃｉ/ｏを入力端子に受けてその論
理和をとるＯＲゲートＧ１と、入出力制御信号Ｃｉ/ｏ
を反転するインバータＧ２とから構成されており、ＯＲ
ゲートＧ１の出力信号が上記入力ゲート１２ａ，１２ｂ
の一方の入力端子に、またインバータＧ２の出力信号が
上記出力バッファ１１ａ，１１ｂの制御端子に供給され
るように構成されている。
々上記モード制御回路６からのテストモード制御信号Ｔ
Ｍと入出力制御信号Ｃｉ/ｏを入力端子に受けてその論
理和をとるＯＲゲートＧ１と、入出力制御信号Ｃｉ/ｏ
を反転するインバータＧ２とから構成されており、ＯＲ
ゲートＧ１の出力信号が上記入力ゲート１２ａ，１２ｂ
の一方の入力端子に、またインバータＧ２の出力信号が
上記出力バッファ１１ａ，１１ｂの制御端子に供給され
るように構成されている。
【００１６】表１には、上記テストモード制御信号ＴＭ
および入出力制御信号Ｃｉ/ｏのレベルと動作モードと
の関係が示されている。
および入出力制御信号Ｃｉ/ｏのレベルと動作モードと
の関係が示されている。
【表１】
【００１７】上記入出力制御回路１３ａ（１３ｂ）は、
上記テストモード制御信号ＴＭがハイレベルで入出力制
御信号Ｃｉ/ｏがロウレベルのとき、上記入力ゲート１
２ａ（１２ｂ）の出力をハイレベルに固定し（非アクテ
ィブ状態）、出力バッファ１１ａ（１１ｂ）を出力ハイ
インピーダンス状態にする。これによって、マイクロコ
ンピュータコア部１（ゲートアレイコア部２）がシステ
ムバス３から切り離される。
上記テストモード制御信号ＴＭがハイレベルで入出力制
御信号Ｃｉ/ｏがロウレベルのとき、上記入力ゲート１
２ａ（１２ｂ）の出力をハイレベルに固定し（非アクテ
ィブ状態）、出力バッファ１１ａ（１１ｂ）を出力ハイ
インピーダンス状態にする。これによって、マイクロコ
ンピュータコア部１（ゲートアレイコア部２）がシステ
ムバス３から切り離される。
【００１８】一方、上記テストモード制御信号ＴＭがロ
ウレベルで入出力制御信号Ｃｉ/ｏがロウレベルのとき
は、上記出力バッファ１１ａ（１１ｂ）が出力ハイイン
ピーダンス状態にされるとともに、入力ゲート１２ａ
（１２ｂ）が活性化されて信号線３ａ上の信号を取り込
んで内部に供給する。また、上記テストモード制御信号
ＴＭがロウレベルで入出力制御信号Ｃｉ/ｏがハイレベ
ルのときは、上記入力ゲート１２ａ（１２ｂ）が非アク
ティブ状態にされるとともに、出力バッファ１１ａ（１
１ｂ）が活性化されて内部からの信号を信号線３ａ上へ
出力する。
ウレベルで入出力制御信号Ｃｉ/ｏがロウレベルのとき
は、上記出力バッファ１１ａ（１１ｂ）が出力ハイイン
ピーダンス状態にされるとともに、入力ゲート１２ａ
（１２ｂ）が活性化されて信号線３ａ上の信号を取り込
んで内部に供給する。また、上記テストモード制御信号
ＴＭがロウレベルで入出力制御信号Ｃｉ/ｏがハイレベ
ルのときは、上記入力ゲート１２ａ（１２ｂ）が非アク
ティブ状態にされるとともに、出力バッファ１１ａ（１
１ｂ）が活性化されて内部からの信号を信号線３ａ上へ
出力する。
【００１９】以上説明したように上記実施例は、マイク
ロコンピュータとゲートアレイとを１チップに実装する
場合に、１チップしたことにより内部信号となった信号
は、マルチプレクサを介して被テスト部分以外の外部端
子と共用させテストモード制御信号により端子の切り換
えを行なうようにするとともに、被テスト部分以外の回
路のバス接続部の入力ゲートと出力バッファは、テスト
モード制御信号により出力バッファをハイインピーダン
ス状態に固定し、入力ゲートを非アクティブ状態に固定
させるようにしたので、テストモードの設定により、チ
ップ内の任意の部分を選択的にテストすることが可能と
なるとともに、被テスト部分の全入出力信号を外部端子
を介して入出力することが可能になり、しかも被テスト
部分以外の部分は被テスト部分から切り離すことができ
るため、既に作成されているテストパターンを流用して
テストを行なえるようになるという効果がある。
ロコンピュータとゲートアレイとを１チップに実装する
場合に、１チップしたことにより内部信号となった信号
は、マルチプレクサを介して被テスト部分以外の外部端
子と共用させテストモード制御信号により端子の切り換
えを行なうようにするとともに、被テスト部分以外の回
路のバス接続部の入力ゲートと出力バッファは、テスト
モード制御信号により出力バッファをハイインピーダン
ス状態に固定し、入力ゲートを非アクティブ状態に固定
させるようにしたので、テストモードの設定により、チ
ップ内の任意の部分を選択的にテストすることが可能と
なるとともに、被テスト部分の全入出力信号を外部端子
を介して入出力することが可能になり、しかも被テスト
部分以外の部分は被テスト部分から切り離すことができ
るため、既に作成されているテストパターンを流用して
テストを行なえるようになるという効果がある。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記入出力制御回路１３ａ，１３ｂは、図２のような構成
に限定されるものでないし、またモード制御回路６を省
略して、テストモード制御信号ＴＭと入出力制御信号Ｃ
ｉ/ｏを直接外部からテスト用プローブ等で与えるよう
に構成することも可能である。以上の説明では主として
本発明者によってなされた発明をその背景となった利用
分野であるＡＳＩＣマイクロコンピュータに適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、複数のＬＳＩを１チップに実装する場合一般に
利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記入出力制御回路１３ａ，１３ｂは、図２のような構成
に限定されるものでないし、またモード制御回路６を省
略して、テストモード制御信号ＴＭと入出力制御信号Ｃ
ｉ/ｏを直接外部からテスト用プローブ等で与えるよう
に構成することも可能である。以上の説明では主として
本発明者によってなされた発明をその背景となった利用
分野であるＡＳＩＣマイクロコンピュータに適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、複数のＬＳＩを１チップに実装する場合一般に
利用することができる。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、複数のＬＳＩを１チップに
実装した場合において、各々のＬＳＩ用に既に作成され
ているテストパターンを流用してそのチップ上でのテス
トを行なえる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、複数のＬＳＩを１チップに
実装した場合において、各々のＬＳＩ用に既に作成され
ているテストパターンを流用してそのチップ上でのテス
トを行なえる。
【図１】本発明をＡＳＩＣマイクロコンピュータに適用
した場合の一実施例を示すブロック図である。
した場合の一実施例を示すブロック図である。
【図２】マイクロコンピュータコア部とゲートアレイコ
ア部のバス接続側に設けられるバッファ回路部の構成例
を示す回路図である。
ア部のバス接続側に設けられるバッファ回路部の構成例
を示す回路図である。
１ マイクロコンピュータコア部 ２ ゲートアレイコア部 ３ 内部システムバス ４ａ，４ｂ 端子 ５ａ，５ｂ マルチプレクサ／デマルチプレクサ ６ モード制御回路 ７ａ，７ｂ モード設定用外部端子 １１ａ，１１ｂ 出力バッファ １２ａ，１２ｂ 入力ゲート １３ａ，１３ｂ 入出力制御回路
Claims (3)
- 【請求項１】 互いにバスを介して接続された複数の機
能回路ブロックが同一半導体チップ上に形成されてなる
半導体集積回路において、外部端子の一部は上記複数の
機能回路ブロックで共用され信号切換え手段を介してい
ずれか一つの機能回路ブロックに接続可能に構成されて
いるとともに、上記各機能回路ブロックのバス接続側に
はトライステートの出力バッファと入力状態を制御可能
な入力ゲートが設けられ、上記信号切換え手段と出力バ
ッファおよび入力バッファはテストモード制御信号によ
っていずれか一つの機能回路ブロックにのみ信号が入出
力されるように制御されることを特徴とする半導体集積
回路。 - 【請求項２】 上記テストモード制御信号は、モード設
定用端子に接続され上記機能回路ブロックが形成された
半導体チップと同一のチップ上に形成されたモード設定
回路から供給されるように構成されてなることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項３】 上記モード設定用端子は外部からテスト
用プローブが接触可能に形成されているとともに、パッ
ケージに実装された状態ではいずれのピンにも接続され
ていないことを特徴とする請求項２記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244771A JPH07105172A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5244771A JPH07105172A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105172A true JPH07105172A (ja) | 1995-04-21 |
Family
ID=17123671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5244771A Withdrawn JPH07105172A (ja) | 1993-09-30 | 1993-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105172A (ja) |
-
1993
- 1993-09-30 JP JP5244771A patent/JPH07105172A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |