JPH07105253A - データパス回路レイアウト生成システム - Google Patents
データパス回路レイアウト生成システムInfo
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- JPH07105253A JPH07105253A JP5251262A JP25126293A JPH07105253A JP H07105253 A JPH07105253 A JP H07105253A JP 5251262 A JP5251262 A JP 5251262A JP 25126293 A JP25126293 A JP 25126293A JP H07105253 A JPH07105253 A JP H07105253A
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- G06F30/30—Circuit design
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Abstract
(57)【要約】
【目的】セルレベルのレイアウトを、容易にかつ短時間
に生成できるようにする。 【構成】データパス部を構成するデータパス部セルの回
路情報から自動的に周辺回路の構成を決定するＲＴプリ
ミティブ回路ライブラリ３及び周辺回路ライブラリ４を
設ける。ＲＴ回路図１００の情報及び周辺回路の構成デ
ータからデータパス部ネットリスト，周辺回路ネットリ
スト，最上位ネットリストを抽出，分離するネットリス
ト抽出部２及びネットリスト分離部１０を設ける。これ
らネットリストとデータパス部セルライブラリ５及びス
タンダードセルライブラリ６のデータとからデータパス
部レイアウト及び周辺回路レイアウトを生成したのちこ
れらをデータパス回路配置・配線部１６により結合しデ
ータパス回路レイアウト結果２００を得る。
に生成できるようにする。 【構成】データパス部を構成するデータパス部セルの回
路情報から自動的に周辺回路の構成を決定するＲＴプリ
ミティブ回路ライブラリ３及び周辺回路ライブラリ４を
設ける。ＲＴ回路図１００の情報及び周辺回路の構成デ
ータからデータパス部ネットリスト，周辺回路ネットリ
スト，最上位ネットリストを抽出，分離するネットリス
ト抽出部２及びネットリスト分離部１０を設ける。これ
らネットリストとデータパス部セルライブラリ５及びス
タンダードセルライブラリ６のデータとからデータパス
部レイアウト及び周辺回路レイアウトを生成したのちこ
れらをデータパス回路配置・配線部１６により結合しデ
ータパス回路レイアウト結果２００を得る。
Description
【０００１】
【産業上の利用分野】本発明はデータパス回路レイアウ
ト生成システムに関し、特にマイクロプロセッサ等の設
計においてそのデータパス回路のデータパス部とその周
辺回路等とを分離してレイアウトする手段を備えたデー
タパス回路レイアウト生成システムに関する。
ト生成システムに関し、特にマイクロプロセッサ等の設
計においてそのデータパス回路のデータパス部とその周
辺回路等とを分離してレイアウトする手段を備えたデー
タパス回路レイアウト生成システムに関する。
【０００２】
【従来の技術】従来のデータパス回路レイアウト生成シ
ステムの説明の前に、このシステムによるレイアウト生
成対象としての、マイクロプロセッサ等のデータパス回
路について説明する。
ステムの説明の前に、このシステムによるレイアウト生
成対象としての、マイクロプロセッサ等のデータパス回
路について説明する。
【０００３】図３（Ａ）〜（Ｃ）はレイアウト生成対象
のデータパス回路の入力用の回路図及びデータパス回路
の構成を示すブロック図及び回路図である。
のデータパス回路の入力用の回路図及びデータパス回路
の構成を示すブロック図及び回路図である。
【０００４】このデータパス回路は、ＡＬＵ，レジス
ト，マルチプレクサや、バッファなどの演算器を含み所
定の機能を分担するデータパス部を複数備え、入力信号
に対し所定の処理を行いその結果を出力する。各データ
パス部（１１０−１ａ等）は、上記のＡＬＵ等のレジス
タトランスファ（以下、ＲＴという）レベルの複数のデ
ータパス部セル（１１１−１等）と主としてこれらデー
タパス部セルに対し信号の入出力等を行う周辺回路（１
１２−１等）で構成され、また、各周辺回路は、インバ
ータや論理ゲート等の複数のスタンダードセルにより構
成される。
ト，マルチプレクサや、バッファなどの演算器を含み所
定の機能を分担するデータパス部を複数備え、入力信号
に対し所定の処理を行いその結果を出力する。各データ
パス部（１１０−１ａ等）は、上記のＡＬＵ等のレジス
タトランスファ（以下、ＲＴという）レベルの複数のデ
ータパス部セル（１１１−１等）と主としてこれらデー
タパス部セルに対し信号の入出力等を行う周辺回路（１
１２−１等）で構成され、また、各周辺回路は、インバ
ータや論理ゲート等の複数のスタンダードセルにより構
成される。
【０００５】このデータパス回路のレイアウト生成シス
テム入力用の回路図（１００）は、シンボル化された上
述のＲＴレベルの複数のデータパス部セル（１１１−１
〜１１１−ｍ等）と、これらデータパス部セルと接続す
る接続線（１１３−１等）で記述されたデータパス部１
１０−１〜１１０−４と、これらデータパス部相互間及
びこれらデータパス部と外部接続用端子１２０−１〜１
２０−３との間の接続線（１３０−１等）で構成され、
データパス部１１０−１〜１１０−４には周辺回路は記
述されていない。このデータパス回路の上述のような回
路図はＲＴレベルのデータパス部セルを単位として記述
されているので、ＲＴ回路図と呼ぶ。
テム入力用の回路図（１００）は、シンボル化された上
述のＲＴレベルの複数のデータパス部セル（１１１−１
〜１１１−ｍ等）と、これらデータパス部セルと接続す
る接続線（１１３−１等）で記述されたデータパス部１
１０−１〜１１０−４と、これらデータパス部相互間及
びこれらデータパス部と外部接続用端子１２０−１〜１
２０−３との間の接続線（１３０−１等）で構成され、
データパス部１１０−１〜１１０−４には周辺回路は記
述されていない。このデータパス回路の上述のような回
路図はＲＴレベルのデータパス部セルを単位として記述
されているので、ＲＴ回路図と呼ぶ。
【０００６】データパス回路レイアウト生成システム
は、上記ＲＴ回路図１００及び周辺回路，制御系の諸情
報を入力して、図４（Ａ），（Ｂ）に示すようなレイア
ウト結果を出力する。
は、上記ＲＴ回路図１００及び周辺回路，制御系の諸情
報を入力して、図４（Ａ），（Ｂ）に示すようなレイア
ウト結果を出力する。
【０００７】図４（Ａ）のデータパス回路レイアウト結
果２００は、データパス回路の動作制御を行う制御系を
含まない場合のレイアウト結果であり、図４（Ｂ）のデ
ータパス回路レイアウト結果２００ａは制御系を含む場
合のレイアウト結果である。共にデータセル部１１０−
１〜１１０−４と周辺回路／制御系とは分離配置されて
いる。なお、図４（Ａ），（Ｂ）には接続配線の表示は
省略されている。
果２００は、データパス回路の動作制御を行う制御系を
含まない場合のレイアウト結果であり、図４（Ｂ）のデ
ータパス回路レイアウト結果２００ａは制御系を含む場
合のレイアウト結果である。共にデータセル部１１０−
１〜１１０−４と周辺回路／制御系とは分離配置されて
いる。なお、図４（Ａ），（Ｂ）には接続配線の表示は
省略されている。
【０００８】次に、上述の図３（Ａ）に示すようなＲＴ
回路図１００等を入力して図４（Ａ），（Ｂ）に示すよ
うなレイアウト結果を出力する従来のデータパス回路レ
イアウト生成システムについて説明する。
回路図１００等を入力して図４（Ａ），（Ｂ）に示すよ
うなレイアウト結果を出力する従来のデータパス回路レ
イアウト生成システムについて説明する。
【０００９】図５は従来のデータパス回路レイアウト生
成システムの第１の例を示すブロック図である。
成システムの第１の例を示すブロック図である。
【００１０】このデータパス回路レイアウト生成システ
ムは、図３（Ａ）に示すようなデータパス回路のＲＴ回
路図１００を入力するＲＴ回路図入力部１ａと、ＲＴ回
路図１００を参照して作成され周辺回路及び制御系内部
並びにこれら相互間の接続情報を含む周辺回路・制御系
ネットリストを格納する周辺回路・制御系ネットリスト
ファイル２０ａと、少なくともＲＴ回路図中に含まれシ
ンボル化されたＲＴレベルの複数のデータパス部セルの
構成，構造，内部接続配線を含む諸データを格納するデ
ータパス部セルライブラリ５と、少なくともデータパス
回路に含まれる周辺回路，制御系を構成する複数のスタ
ンダードセルの構成，構造，内部接続配線を含む諸デー
タを格納するスタンダードセルライブラリ６と、ＲＴ回
路図入力部１ａからの回路図情報に従ってデータパス部
セルライブラリ５及びスタンダードセルライブラリ６を
参照し所定のデータを出力するライブラリ参照部７ａ
と、ＲＴ回路図入力部１ａからの回路図情報とライブラ
リ参照部７ａからのデータパス部セルの諸データとから
各データパス部内のデータパス部セルの配置及びこれら
データパス部セルと接続する接続配線を含むデータパス
部レイアウトを決定するデータパス部配置・配線部１２
ａと、このデータパス部配置・配線部１２ａで決定され
たデータパス部レイアウト結果を格納するデータパス部
レイアウトファイル１３と、周辺回路・制御系ネットリ
ストファイル２０ａに格納されている周辺回路・制御系
ネットリストとライブラリ参照部７ａからのスタンダー
ドセルの諸情報とから周辺回路及び制御系内部のスタン
ダードセルの配置及びこれらスタンダードセルと接続す
る接続配線を含む周辺回路・制御系レイアウトを決定す
るスタンダードセル配置・配線部１４ｂと、このスタン
ダードセル配置・配線部１４ｂで決定された周辺回路・
制御系レイアウト結果を格納する周辺回路・制御系レイ
アウトファイル２１と、上記のデータパス部レイアウト
結果及び周辺回路・制御系レイアウト結果とＲＴ回路図
入力部１ａからの回路図情報とから各データパス部及び
周辺回路，制御系の配置及びこれら相互の接続配線並び
に外部接続用端子との接続配線を含むデータパス回路レ
イアウトを決定するデータパス回路配置・配線部１６ｂ
と、このデータパス回路配置・配線部１６ｂで決定され
たデータパス回路レイアウト結果を外部へ出力する出力
部１７とを有する構成となっている。
ムは、図３（Ａ）に示すようなデータパス回路のＲＴ回
路図１００を入力するＲＴ回路図入力部１ａと、ＲＴ回
路図１００を参照して作成され周辺回路及び制御系内部
並びにこれら相互間の接続情報を含む周辺回路・制御系
ネットリストを格納する周辺回路・制御系ネットリスト
ファイル２０ａと、少なくともＲＴ回路図中に含まれシ
ンボル化されたＲＴレベルの複数のデータパス部セルの
構成，構造，内部接続配線を含む諸データを格納するデ
ータパス部セルライブラリ５と、少なくともデータパス
回路に含まれる周辺回路，制御系を構成する複数のスタ
ンダードセルの構成，構造，内部接続配線を含む諸デー
タを格納するスタンダードセルライブラリ６と、ＲＴ回
路図入力部１ａからの回路図情報に従ってデータパス部
セルライブラリ５及びスタンダードセルライブラリ６を
参照し所定のデータを出力するライブラリ参照部７ａ
と、ＲＴ回路図入力部１ａからの回路図情報とライブラ
リ参照部７ａからのデータパス部セルの諸データとから
各データパス部内のデータパス部セルの配置及びこれら
データパス部セルと接続する接続配線を含むデータパス
部レイアウトを決定するデータパス部配置・配線部１２
ａと、このデータパス部配置・配線部１２ａで決定され
たデータパス部レイアウト結果を格納するデータパス部
レイアウトファイル１３と、周辺回路・制御系ネットリ
ストファイル２０ａに格納されている周辺回路・制御系
ネットリストとライブラリ参照部７ａからのスタンダー
ドセルの諸情報とから周辺回路及び制御系内部のスタン
ダードセルの配置及びこれらスタンダードセルと接続す
る接続配線を含む周辺回路・制御系レイアウトを決定す
るスタンダードセル配置・配線部１４ｂと、このスタン
ダードセル配置・配線部１４ｂで決定された周辺回路・
制御系レイアウト結果を格納する周辺回路・制御系レイ
アウトファイル２１と、上記のデータパス部レイアウト
結果及び周辺回路・制御系レイアウト結果とＲＴ回路図
入力部１ａからの回路図情報とから各データパス部及び
周辺回路，制御系の配置及びこれら相互の接続配線並び
に外部接続用端子との接続配線を含むデータパス回路レ
イアウトを決定するデータパス回路配置・配線部１６ｂ
と、このデータパス回路配置・配線部１６ｂで決定され
たデータパス回路レイアウト結果を外部へ出力する出力
部１７とを有する構成となっている。
【００１１】すなわち、この第１の例のデータパス回路
レイアウト生成システムは、回路図情報とデータパス部
セルの諸データとから各データパス部のレイアウトを決
定し、周辺回路・制御系ネットリストとスタンダードセ
ルの諸データとから周辺回路及び制御系のレイアウトを
決定し、これらデータパス部のレイアウト及び周辺回
路，制御系のレイアウトと回路図情報とからデータパス
回路全体のレイアウトを決定する構成となっている。
レイアウト生成システムは、回路図情報とデータパス部
セルの諸データとから各データパス部のレイアウトを決
定し、周辺回路・制御系ネットリストとスタンダードセ
ルの諸データとから周辺回路及び制御系のレイアウトを
決定し、これらデータパス部のレイアウト及び周辺回
路，制御系のレイアウトと回路図情報とからデータパス
回路全体のレイアウトを決定する構成となっている。
【００１２】この第１の例は、制御系を含み、周辺回路
・制御系ネットリストを作成してレイアウトする場合の
例であるが、制御系を含まない場合の例（第２の例）を
図６に示す。
・制御系ネットリストを作成してレイアウトする場合の
例であるが、制御系を含まない場合の例（第２の例）を
図６に示す。
【００１３】この第２の例のデータパス回路レイアウト
生成システムにおいて、データパス部レイアウトを決定
する構成は第１の例と同じであるが、周辺回路レイアウ
トは、ＲＴ回路図１００を参照して周辺回路の諸機能を
記述した周辺回路機能記述ライブラリ２２を作成し、こ
の周辺回路機能記述ライブラリの周辺回路の諸機能に基
ずいて周辺回路ジェネレータ２３によりトランジスタレ
ベルで決定される。そして、これらのデータパス部レイ
アウト結果と周辺回路レイアウト結果とを回路図情報に
基づいてモージュール間配線部２４により結合して接続
配線を決定し、データパス回路全体のレイアウトを決定
する構成となっている。
生成システムにおいて、データパス部レイアウトを決定
する構成は第１の例と同じであるが、周辺回路レイアウ
トは、ＲＴ回路図１００を参照して周辺回路の諸機能を
記述した周辺回路機能記述ライブラリ２２を作成し、こ
の周辺回路機能記述ライブラリの周辺回路の諸機能に基
ずいて周辺回路ジェネレータ２３によりトランジスタレ
ベルで決定される。そして、これらのデータパス部レイ
アウト結果と周辺回路レイアウト結果とを回路図情報に
基づいてモージュール間配線部２４により結合して接続
配線を決定し、データパス回路全体のレイアウトを決定
する構成となっている。
【００１４】
【発明が解決しようとする課題】上述した従来のデータ
パス回路レイアウト生成システムは、第１の例では、周
辺回路と制御回路とを混在させた系のネットリストを作
成する必要があり、このように周辺回路と制御回路とを
混在させたネットリストの作成が困難で時間がかかると
いう問題点があり、第２の例では、周辺回路ジェネレー
タがトランジスタレベルのレイアウトとなっているた
め、他の部分と同様のセルレベルのレイアウトに合わせ
るためには更に処理工程が増えて時間がかかるという問
題点がある上、周辺回路機能記述ライブラリを用意する
必要があるため、やはり時間がかかるという問題点があ
った。
パス回路レイアウト生成システムは、第１の例では、周
辺回路と制御回路とを混在させた系のネットリストを作
成する必要があり、このように周辺回路と制御回路とを
混在させたネットリストの作成が困難で時間がかかると
いう問題点があり、第２の例では、周辺回路ジェネレー
タがトランジスタレベルのレイアウトとなっているた
め、他の部分と同様のセルレベルのレイアウトに合わせ
るためには更に処理工程が増えて時間がかかるという問
題点がある上、周辺回路機能記述ライブラリを用意する
必要があるため、やはり時間がかかるという問題点があ
った。
【００１５】本発明の目的は、セルレベルのレイアウト
を、周辺回路と制御系とを混在させた場合でも容易にか
つ短時間に生成することができるデータパス回路レイア
ウト生成システムを提供することにある。
を、周辺回路と制御系とを混在させた場合でも容易にか
つ短時間に生成することができるデータパス回路レイア
ウト生成システムを提供することにある。
【００１６】
【課題を解決するための手段】本発明のデータパス回路
レイアウト生成システムは、それぞれレジスタトランス
ファレベルのプリミティブな複数のデータパス部セルの
シンボルで記述されて所定の機能を持つように構成され
た複数のデータパス部を備えたデータパス回路のＲＴ回
路図を入力する回路図入力手段と、少なくとも前記ＲＴ
回路図の各データパス部それぞれと対応しこれらデータ
パス部を構成する複数のデータパス部セルによる構成デ
ータ及びこれら複数のデータパス部セルの所定のデータ
から決定された周辺回路の構成データを格納するＲＴプ
リミティブ回路ライブラリと、少なくともこのＲＴプリ
ミティブ回路ライブラリ内の各データパス回路セルそれ
ぞれの構成データを格納するデータパス部セルライブラ
リと、少なくとも前記ＲＴプリミティブ回路ライブラリ
の各データパス部の周辺回路それぞれを構成する所定の
スタンダードセルによる構成データを格納する周辺回路
ライブラリと、少なくともこの周辺回路ライブラリ内の
各スタンダードセルそれぞれの構成データを格納するス
タンダードセルライブラリと、前記回路図入力手段から
の回路図情報に従って前記ＲＴプリミティブ回路ライブ
ラリ，データパス部セルライブラリ，周辺回路ライブラ
リ及びスタンダードセルライブラリの格納データを参照
し所定のデータを出力するライブラリ参照手段と、前記
回路図入力手段からの回路図情報及び前記ライブラリ参
照手段からのデータに従って前記データパス回路内の接
続情報を含むネットリストを抽出するネットリスト抽出
手段と、このネットリスト抽出手段からのネットリスト
を、前記複数のデータパス部内の各データパス部セルと
接続するデータパス部ネットリスト、前記周辺回路内部
の各スタンダードセルと接続する周辺回路ネットリスト
並びに各部接続用端子，前記複数のデータバス部及び周
辺回路相互間接続用の最上位ネットリストに分離するネ
ットリスト分離手段と、前記データパス部ネットリスト
と前記ライブラリ参照手段からのデータとに従って前記
複数のデータパス部内のデータパス部セルの配置及び接
続配線を含むデータパス部レイアウトを決定するデータ
パス部配置・配線手段と、前記周辺回路ネットリストと
前記ライブラリ参照手段からのデータとに従って前記周
辺回路内のスタンダードセルの配置及び接続配線を含む
周辺回路レイアウトを決定するスタンダードセル配置・
配線手段と、前記データパス部配置・配線手段及びスタ
ンダードセル配置・配線手段によってレイアウトが決定
した複数のデータパス部及び周辺回路並びに前記外部接
続用端子の配置と前記最上位ネットリストによるこれら
相互の接続配線とを含むデータパス回路レイアウトを決
定するデータパス回路配置・配線手段とを有している。
レイアウト生成システムは、それぞれレジスタトランス
ファレベルのプリミティブな複数のデータパス部セルの
シンボルで記述されて所定の機能を持つように構成され
た複数のデータパス部を備えたデータパス回路のＲＴ回
路図を入力する回路図入力手段と、少なくとも前記ＲＴ
回路図の各データパス部それぞれと対応しこれらデータ
パス部を構成する複数のデータパス部セルによる構成デ
ータ及びこれら複数のデータパス部セルの所定のデータ
から決定された周辺回路の構成データを格納するＲＴプ
リミティブ回路ライブラリと、少なくともこのＲＴプリ
ミティブ回路ライブラリ内の各データパス回路セルそれ
ぞれの構成データを格納するデータパス部セルライブラ
リと、少なくとも前記ＲＴプリミティブ回路ライブラリ
の各データパス部の周辺回路それぞれを構成する所定の
スタンダードセルによる構成データを格納する周辺回路
ライブラリと、少なくともこの周辺回路ライブラリ内の
各スタンダードセルそれぞれの構成データを格納するス
タンダードセルライブラリと、前記回路図入力手段から
の回路図情報に従って前記ＲＴプリミティブ回路ライブ
ラリ，データパス部セルライブラリ，周辺回路ライブラ
リ及びスタンダードセルライブラリの格納データを参照
し所定のデータを出力するライブラリ参照手段と、前記
回路図入力手段からの回路図情報及び前記ライブラリ参
照手段からのデータに従って前記データパス回路内の接
続情報を含むネットリストを抽出するネットリスト抽出
手段と、このネットリスト抽出手段からのネットリスト
を、前記複数のデータパス部内の各データパス部セルと
接続するデータパス部ネットリスト、前記周辺回路内部
の各スタンダードセルと接続する周辺回路ネットリスト
並びに各部接続用端子，前記複数のデータバス部及び周
辺回路相互間接続用の最上位ネットリストに分離するネ
ットリスト分離手段と、前記データパス部ネットリスト
と前記ライブラリ参照手段からのデータとに従って前記
複数のデータパス部内のデータパス部セルの配置及び接
続配線を含むデータパス部レイアウトを決定するデータ
パス部配置・配線手段と、前記周辺回路ネットリストと
前記ライブラリ参照手段からのデータとに従って前記周
辺回路内のスタンダードセルの配置及び接続配線を含む
周辺回路レイアウトを決定するスタンダードセル配置・
配線手段と、前記データパス部配置・配線手段及びスタ
ンダードセル配置・配線手段によってレイアウトが決定
した複数のデータパス部及び周辺回路並びに前記外部接
続用端子の配置と前記最上位ネットリストによるこれら
相互の接続配線とを含むデータパス回路レイアウトを決
定するデータパス回路配置・配線手段とを有している。
【００１７】また、データパス回路の動作を制御する制
御系内部のスタンダードセル相互間及びこの制御系と前
記データパス回路の各データパス部及び周辺回路との間
の接続情報の制御系・最上位ネットリストをネットリス
ト抽出手段からのネットリストに結合し展開するネット
リスト結合・展開手段を設け、ネットリスト分離手段に
よる最上位ネットリストに前記制御系と前記データパス
回路との間の接続情報の最上位ネットリストを、周辺回
路ネットリストに前記制御系内部のスタンダードセル相
互間の接続情報の制御系ネットリストをそれぞれ含め、
スタンダードセル配置・配線手段に前記制御系内部のス
タンダードセルの配置及び接続配線決定の機能を付加
し、データパス回路配置・配線手段に前記制御系の配置
及び接続配線決定の機能を付加した構成を有している。
御系内部のスタンダードセル相互間及びこの制御系と前
記データパス回路の各データパス部及び周辺回路との間
の接続情報の制御系・最上位ネットリストをネットリス
ト抽出手段からのネットリストに結合し展開するネット
リスト結合・展開手段を設け、ネットリスト分離手段に
よる最上位ネットリストに前記制御系と前記データパス
回路との間の接続情報の最上位ネットリストを、周辺回
路ネットリストに前記制御系内部のスタンダードセル相
互間の接続情報の制御系ネットリストをそれぞれ含め、
スタンダードセル配置・配線手段に前記制御系内部のス
タンダードセルの配置及び接続配線決定の機能を付加
し、データパス回路配置・配線手段に前記制御系の配置
及び接続配線決定の機能を付加した構成を有している。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２０】この実施例は、それぞれレジスタトランス
ファレベルのプリミティブな複数のデータパス部セルの
シンボルで記述されて所定の機能を持つように構成され
た複数のデータパス部を備えたデータパス回路のＲＴ回
路図１００を入力するＲＴ回路図入力部１と、少なくと
も、ＲＴ回路図１００の各データパス部それぞれと対応
しこれらデータパス部を構成する複数のデータパス部セ
ルによる構成データ及びこれら複数のデータパス部セル
の所定のデータから決定された周辺回路の構成データを
格納するＲＴプリミティブ回路ライブラリ３と、少なく
ともこのＲＴプリミティブ回路ライブラリ３内の各デー
タパス回路セルそれぞれの構成データを格納するデータ
パス部セルライブラリ５と、少なくともＲＴプリミティ
ブ回路ライブラリ３の各データパス部の周辺回路それぞ
れを構成する所定のスタンダードセルによる構成データ
を格納する周辺回路ライブラリ４と、少なくともこの周
辺回路ライブラリ４内の各スタンダードセルそれぞれの
構成データを格納するスタンダードセルライブラリ６
と、ＲＴ回路図入力部１からの回路図情報に従ってＲＴ
プリミティブ回路ライブラリ３，データパス部セルライ
ブラリ５，周辺回路ライブラリ４及びスタンダードセル
ライブラリ６の格納データを参照し所定のデータを出力
するライブラリ参照部７と、ＲＴ回路図入力部１からの
回路図情報及びライブラリ参照部７からのデータに従っ
て上記データパス回路内の接続情報を含むネットリスト
を抽出するネットリスト抽出部２と、このネットリスト
抽出部２からのネットリストを、上記複数のデータパス
部内の各データパス部セルと接続するデータパス部ネッ
トリスト、周辺回路内部の各スタンダードセルと接続す
る周辺回路ネットリスト並びに外部接続用端子，複数の
データバス部及び周辺回路相互間接続用の最上位ネット
リストに分離するネットリスト分離部１０と、このネッ
トリスト分離部１０からのデータパス部ネットリスト，
周辺回路ネットリスト及び最上位ネットリストをそれぞ
れ対応して格納するデータパス部ネットリストファイル
９，周辺回路ネットリストファイル８及び最上位ネット
リストファイル１１と、上記データパス部ネットリスト
とライブラリ参照部７からのデータとに従って上記複数
のデータパス部内のデータパス部セルの配置及び接続配
線を含むデータパス部レイアウトを決定するデータパス
部配置・配線部１２と、上記周辺回路ネットリストとラ
イブラリ参照部７からのデータとに従って上記周辺回路
内のスタンダードセルの配置及び接続配線を含む周辺回
路レイアウトを決定するスタンダードセル配置・配線部
１４と、上記のデータパス部レイアウト結果及び周辺回
路レイアウト結果をそれぞれ対応して格納するデータパ
ス部レイアウトファイル１３及び周辺回路レイアウトフ
ァイル１５と、これらデータパス部レイアウトファイル
１３及び周辺回路レイアウトファイル１５からのレイア
ウト結果並びに最上位ネットリストファイル１１からの
最上位ネットリストに従って上記データパス回路の複数
のデータパス部及び周辺回路並びに上記外部接続用端子
の配置と上記最上位ネットリストによるこれら相互の接
続配線とを含むデータパス回路レイアウトを決定するデ
ータパス回路配置・配線部１６と、このデータパス回路
配置・配線部１６からのデータパス回路レイアウト結果
２００を外部へ出力する出力部１７とを有する構成とな
っている。
ファレベルのプリミティブな複数のデータパス部セルの
シンボルで記述されて所定の機能を持つように構成され
た複数のデータパス部を備えたデータパス回路のＲＴ回
路図１００を入力するＲＴ回路図入力部１と、少なくと
も、ＲＴ回路図１００の各データパス部それぞれと対応
しこれらデータパス部を構成する複数のデータパス部セ
ルによる構成データ及びこれら複数のデータパス部セル
の所定のデータから決定された周辺回路の構成データを
格納するＲＴプリミティブ回路ライブラリ３と、少なく
ともこのＲＴプリミティブ回路ライブラリ３内の各デー
タパス回路セルそれぞれの構成データを格納するデータ
パス部セルライブラリ５と、少なくともＲＴプリミティ
ブ回路ライブラリ３の各データパス部の周辺回路それぞ
れを構成する所定のスタンダードセルによる構成データ
を格納する周辺回路ライブラリ４と、少なくともこの周
辺回路ライブラリ４内の各スタンダードセルそれぞれの
構成データを格納するスタンダードセルライブラリ６
と、ＲＴ回路図入力部１からの回路図情報に従ってＲＴ
プリミティブ回路ライブラリ３，データパス部セルライ
ブラリ５，周辺回路ライブラリ４及びスタンダードセル
ライブラリ６の格納データを参照し所定のデータを出力
するライブラリ参照部７と、ＲＴ回路図入力部１からの
回路図情報及びライブラリ参照部７からのデータに従っ
て上記データパス回路内の接続情報を含むネットリスト
を抽出するネットリスト抽出部２と、このネットリスト
抽出部２からのネットリストを、上記複数のデータパス
部内の各データパス部セルと接続するデータパス部ネッ
トリスト、周辺回路内部の各スタンダードセルと接続す
る周辺回路ネットリスト並びに外部接続用端子，複数の
データバス部及び周辺回路相互間接続用の最上位ネット
リストに分離するネットリスト分離部１０と、このネッ
トリスト分離部１０からのデータパス部ネットリスト，
周辺回路ネットリスト及び最上位ネットリストをそれぞ
れ対応して格納するデータパス部ネットリストファイル
９，周辺回路ネットリストファイル８及び最上位ネット
リストファイル１１と、上記データパス部ネットリスト
とライブラリ参照部７からのデータとに従って上記複数
のデータパス部内のデータパス部セルの配置及び接続配
線を含むデータパス部レイアウトを決定するデータパス
部配置・配線部１２と、上記周辺回路ネットリストとラ
イブラリ参照部７からのデータとに従って上記周辺回路
内のスタンダードセルの配置及び接続配線を含む周辺回
路レイアウトを決定するスタンダードセル配置・配線部
１４と、上記のデータパス部レイアウト結果及び周辺回
路レイアウト結果をそれぞれ対応して格納するデータパ
ス部レイアウトファイル１３及び周辺回路レイアウトフ
ァイル１５と、これらデータパス部レイアウトファイル
１３及び周辺回路レイアウトファイル１５からのレイア
ウト結果並びに最上位ネットリストファイル１１からの
最上位ネットリストに従って上記データパス回路の複数
のデータパス部及び周辺回路並びに上記外部接続用端子
の配置と上記最上位ネットリストによるこれら相互の接
続配線とを含むデータパス回路レイアウトを決定するデ
ータパス回路配置・配線部１６と、このデータパス回路
配置・配線部１６からのデータパス回路レイアウト結果
２００を外部へ出力する出力部１７とを有する構成とな
っている。
【００２１】次にこの実施例の動作及び使用方法等につ
いて説明する。
いて説明する。
【００２２】まず、ＲＴプリミティブ回路ライブラリ
３，周辺回路ライブラリ４，データパス部セルライブラ
リ５及びスタンダードセルライブラリ６を用意する。こ
こで、データパス部セルライブラリ５及びスタンダード
セルライブラリ６は従来例と同一である。ＲＴプリミデ
ィブ回路ライブラリ３は、ＲＴ回路図に記述されている
データパス部セル全てを少なくともプリミティブなデー
タパス部セルとして含み、複数のデータパス部それぞれ
と対応する周辺回路は、各データパス部内に含まれるデ
ータパス部セルの種類及び使用個数等によって必然的に
決定される構成となっている。従って、ＲＴ回路図１０
０に周辺回路の情報がなく、データパス部セルに関する
情報だけでよい。周辺回路ライブラリ４には、少なくと
も各データパス部と対応する周辺回路の構成データ、す
なわち構成スタンダードセルや接続データ等が含まれて
いる。
３，周辺回路ライブラリ４，データパス部セルライブラ
リ５及びスタンダードセルライブラリ６を用意する。こ
こで、データパス部セルライブラリ５及びスタンダード
セルライブラリ６は従来例と同一である。ＲＴプリミデ
ィブ回路ライブラリ３は、ＲＴ回路図に記述されている
データパス部セル全てを少なくともプリミティブなデー
タパス部セルとして含み、複数のデータパス部それぞれ
と対応する周辺回路は、各データパス部内に含まれるデ
ータパス部セルの種類及び使用個数等によって必然的に
決定される構成となっている。従って、ＲＴ回路図１０
０に周辺回路の情報がなく、データパス部セルに関する
情報だけでよい。周辺回路ライブラリ４には、少なくと
も各データパス部と対応する周辺回路の構成データ、す
なわち構成スタンダードセルや接続データ等が含まれて
いる。
【００２３】この実施例では、まず、ＲＴ回路図入力部
１からの回路図情報とライブラリ参照部７からの主とし
て周辺回路の構成データ等からデータパス回路内の全て
の接続情報を含むネットリストを抽出し、これをデータ
パス部内のネットリスト、周辺回路内のネットリスト、
並びに外部接続用端子，複数のデータパス部及び周辺回
路相互間の接続情報の最上位ネットリストに分離する。
１からの回路図情報とライブラリ参照部７からの主とし
て周辺回路の構成データ等からデータパス回路内の全て
の接続情報を含むネットリストを抽出し、これをデータ
パス部内のネットリスト、周辺回路内のネットリスト、
並びに外部接続用端子，複数のデータパス部及び周辺回
路相互間の接続情報の最上位ネットリストに分離する。
【００２４】データパス部配置・配線部１２は、データ
パス部ネットリストと主としてデータパス部セルの構成
データとに基ずいて各データパス部のレイアウトを決定
（生成）し、その結果をデータパス部レイアウトファイ
ル１３に格納する。
パス部ネットリストと主としてデータパス部セルの構成
データとに基ずいて各データパス部のレイアウトを決定
（生成）し、その結果をデータパス部レイアウトファイ
ル１３に格納する。
【００２５】スタンダードセル配置・配線部１４は、周
辺回路ネットリストと主としてスタンダードセルの構成
データとに基ずいて周辺回路内部のレイアウトを決定
（生成）し、その結果を周辺回路レイアウトファイル１
５に格納する。
辺回路ネットリストと主としてスタンダードセルの構成
データとに基ずいて周辺回路内部のレイアウトを決定
（生成）し、その結果を周辺回路レイアウトファイル１
５に格納する。
【００２６】データパス回路配置・配線部１６は、デー
タパス部レイアウト結果、周辺回路レイアウト結果及び
最上位ネットリストに基ずいてデータパス回路内の複数
のデータパス部、周辺回路及び外部接続用端子の配置及
びこれら相互間の接続配線を決定しデータパス回路全体
のレイアウトを生成する。
タパス部レイアウト結果、周辺回路レイアウト結果及び
最上位ネットリストに基ずいてデータパス回路内の複数
のデータパス部、周辺回路及び外部接続用端子の配置及
びこれら相互間の接続配線を決定しデータパス回路全体
のレイアウトを生成する。
【００２７】この実施例では、ＲＴプリミティブ回路ラ
イブラリ３及び周辺回路ライブラリ４により、データパ
ス部を構成するデータパス部セルの回路情報を入力する
だけでそのデータパス部と対応する周辺回路のセルレベ
ルの構成が自動的に決定するので、従来例のようにデー
タパス部の構成内容に従って周辺回路機能記述ライブラ
リを作成する必要がなく、また、初めからレイアウトの
記述レベルを全てセルレベルに統一することができ、従
ってレイアウトの生成が容易でその生成時間を短縮する
ことができる。
イブラリ３及び周辺回路ライブラリ４により、データパ
ス部を構成するデータパス部セルの回路情報を入力する
だけでそのデータパス部と対応する周辺回路のセルレベ
ルの構成が自動的に決定するので、従来例のようにデー
タパス部の構成内容に従って周辺回路機能記述ライブラ
リを作成する必要がなく、また、初めからレイアウトの
記述レベルを全てセルレベルに統一することができ、従
ってレイアウトの生成が容易でその生成時間を短縮する
ことができる。
【００２８】図２は本発明の第２の実施例を示すブロッ
ク図である。この実施例はデータパス回路の動作を制御
する制御系をレイアウトに含めた場合の例である。
ク図である。この実施例はデータパス回路の動作を制御
する制御系をレイアウトに含めた場合の例である。
【００２９】この実施例が図１に示された第１の実施例
と相違する点は、制御系内部のスタンダードセル相互間
及びこの制御系とデータパス回路の各データパス部及び
周辺回路との間の接続情報の制御系・最上位ネットリス
トを格納する制御系・最上位ネットリストファイル１８
と、この制御系・最上位ネットリストをネットリスト抽
出部２からのネットリストに結合し展開するネットリス
ト結合・展開部１９とを設け、ネットリスト分離部１０
ａによる最上位ネットリストに上記制御系と上記データ
パス回路との間の接続情報の最上位ネットリストを、周
辺回路ネットリストに上記制御系内部のスタンダードセ
ル相互間の接続情報の制御系ネットリストをそれぞれ含
め、スタンダードセル配置・配線部１４ａに上記制御系
内部のスタンダードセルの配置及び接続配線決定の機能
を付加し、データパス回路配置・配線１６ａに上記制御
系の配置及び接続配線決定の機能を付加した点にある。
と相違する点は、制御系内部のスタンダードセル相互間
及びこの制御系とデータパス回路の各データパス部及び
周辺回路との間の接続情報の制御系・最上位ネットリス
トを格納する制御系・最上位ネットリストファイル１８
と、この制御系・最上位ネットリストをネットリスト抽
出部２からのネットリストに結合し展開するネットリス
ト結合・展開部１９とを設け、ネットリスト分離部１０
ａによる最上位ネットリストに上記制御系と上記データ
パス回路との間の接続情報の最上位ネットリストを、周
辺回路ネットリストに上記制御系内部のスタンダードセ
ル相互間の接続情報の制御系ネットリストをそれぞれ含
め、スタンダードセル配置・配線部１４ａに上記制御系
内部のスタンダードセルの配置及び接続配線決定の機能
を付加し、データパス回路配置・配線１６ａに上記制御
系の配置及び接続配線決定の機能を付加した点にある。
【００３０】この実施例では、制御系を含めたレイアウ
トでも、制御系内部の接続情報と、この制御系と各デー
タパス部及び周辺回路との接続情報とを含む単純なネッ
トリストの作成で済むので、レイアウトの生成が容易と
なる。
トでも、制御系内部の接続情報と、この制御系と各デー
タパス部及び周辺回路との接続情報とを含む単純なネッ
トリストの作成で済むので、レイアウトの生成が容易と
なる。
【００３１】
【発明の効果】以上説明したように本発明は、データパ
ス部を構成するデータパス部セルの回路情報を入力する
だけでそのデータパス部と対応する周辺回路のセルレベ
ルの構成が自動的に決定し、これら周辺回路並びにデー
タパス部セル及びスタンダードセルの構成データとそれ
ぞれのネットリストとによりレイアウトを生成する構成
となっているので、従来のようにデータパス部の構成内
容に従って周辺回路機能記述ライブラリを作成する必要
がなく、従ってレイアウトの生成が容易となり、また初
めからレイアウトの記述レベルを全てセルレベルに統一
できるので、レイアウトの生成時間を短縮することがで
き、また、制御系を含めたレイアウトの生成であって
も、制御系内部の接続情報とその上位の接続情報とを含
む単純なネットリストの作成で済むので、同様にレイア
ウトの生成が容易になるという効果がある。
ス部を構成するデータパス部セルの回路情報を入力する
だけでそのデータパス部と対応する周辺回路のセルレベ
ルの構成が自動的に決定し、これら周辺回路並びにデー
タパス部セル及びスタンダードセルの構成データとそれ
ぞれのネットリストとによりレイアウトを生成する構成
となっているので、従来のようにデータパス部の構成内
容に従って周辺回路機能記述ライブラリを作成する必要
がなく、従ってレイアウトの生成が容易となり、また初
めからレイアウトの記述レベルを全てセルレベルに統一
できるので、レイアウトの生成時間を短縮することがで
き、また、制御系を含めたレイアウトの生成であって
も、制御系内部の接続情報とその上位の接続情報とを含
む単純なネットリストの作成で済むので、同様にレイア
ウトの生成が容易になるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来のデータパス回路レイアウト生成システム
の動作及び使用方法を説明するためのレイアウト生成対
象のデータパス回路の入力用の回路図並びにデータパス
回路の構成を示すブロック図及び回路図である。
の動作及び使用方法を説明するためのレイアウト生成対
象のデータパス回路の入力用の回路図並びにデータパス
回路の構成を示すブロック図及び回路図である。
【図４】従来のデータパス回路レイアウト生成システム
の動作及び使用方法を説明するためのレイアウト結果を
示す図である。
の動作及び使用方法を説明するためのレイアウト結果を
示す図である。
【図５】従来のデータパス回路レイアウト生成システム
の第１の例のブロック図である。
の第１の例のブロック図である。
【図６】従来のデータパス回路レイアウト生成システム
の第２の例のブロック図である。
の第２の例のブロック図である。
１，１ａ ＲＴ回路図入力部 ２ ネットリスト抽出部 ３ ＲＴプリミティブ回路ライブラリ ４ 周辺回路ライブラリ ５ データパス部セルライブラリ ６ スタンダードセルライブラリ ７，７ａ，７ｂ ライブラリ参照部 ８ 周辺回路ネットリストファイル ９ データパス部ネットリストファイル １０，１０ａ ネットリスト分離部 １１，１１ａ 最上位ネットリストファイル １２，１２ａ データパス部配置・配線部 １３ データパス部レイアウトファイル １４，１４ａ，１４ｂ スタンダードセル配置・配線
部 １５，１５ａ 周辺回路レイアウトファイル １６，１６ａ，１６ｂ データパス回路配置・配線部 １７ 出力部 １８ 制御系・最上位ネットリストファイル １９ ネットリスト結合・展開部 ２０ 周辺回路・制御系ネットリストファイル ２１ 周辺回路・制御系レイアウトファイル ２２ 周辺回路機能記述ライブラリ ２３ 周辺回路ジェネレータ １００ ＲＴ回路図 ２００，２００ａ データパス回路レイアウト結果
部 １５，１５ａ 周辺回路レイアウトファイル １６，１６ａ，１６ｂ データパス回路配置・配線部 １７ 出力部 １８ 制御系・最上位ネットリストファイル １９ ネットリスト結合・展開部 ２０ 周辺回路・制御系ネットリストファイル ２１ 周辺回路・制御系レイアウトファイル ２２ 周辺回路機能記述ライブラリ ２３ 周辺回路ジェネレータ １００ ＲＴ回路図 ２００，２００ａ データパス回路レイアウト結果
Claims (2)
- 【請求項１】 それぞれレジスタトランスファレベルの
プリミティブな複数のデータパス部セルのシンボルで記
述されて所定の機能を持つように構成された複数のデー
タパス部を備えたデータパス回路のＲＴ回路図を入力す
る回路図入力手段と、少なくとも前記ＲＴ回路図の各デ
ータパス部それぞれと対応しこれらデータパス部を構成
する複数のデータパス部セルによる構成データ及びこれ
ら複数のデータパス部セルの所定のデータから決定され
た周辺回路の構成データを格納するＲＴプリミティブ回
路ライブラリと、少なくともこのＲＴプリミティブ回路
ライブラリ内の各データパス回路セルそれぞれの構成デ
ータを格納するデータパス部セルライブラリと、少なく
とも前記ＲＴプリミティブ回路ライブラリの各データパ
ス部の周辺回路それぞれを構成する所定のスタンダード
セルによる構成データを格納する周辺回路ライブラリ
と、少なくともこの周辺回路ライブラリ内の各スタンダ
ードセルそれぞれの構成データを格納するスタンダード
セルライブラリと、前記回路図入力手段からの回路図情
報に従って前記ＲＴプリミティブ回路ライブラリ，デー
タパス部セルライブラリ，周辺回路ライブラリ及びスタ
ンダードセルライブラリの格納データを参照し所定のデ
ータを出力するライブラリ参照手段と、前記回路図入力
手段からの回路図情報及び前記ライブラリ参照手段から
のデータに従って前記データパス回路内の接続情報を含
むネットリストを抽出するネットリスト抽出手段と、こ
のネットリスト抽出手段からのネットリストを、前記複
数のデータパス部内の各データパス部セルと接続するデ
ータパス部ネットリスト、前記周辺回路内部の各スタン
ダードセルと接続する周辺回路ネットリスト並びに外部
接続用端子，前記複数のデータバス部及び周辺回路相互
間接続用の最上位ネットリストに分離するネットリスト
分離手段と、前記データパス部ネットリストと前記ライ
ブラリ参照手段からのデータとに従って前記複数のデー
タパス部内のデータパス部セルの配置及び接続配線を含
むデータパス部レイアウトを決定するデータパス部配置
・配線手段と、前記周辺回路ネットリストと前記ライブ
ラリ参照手段からのデータとに従って前記周辺回路内の
スタンダードセルの配置及び接続配線を含む周辺回路レ
イアウトを決定するスタンダードセル配置・配線手段
と、前記データパス部配置・配線手段及びスタンダード
セル配置・配線手段によってレイアウトが決定した複数
のデータパス部及び周辺回路並びに前記外部接続用端子
の配置と前記最上位ネットリストによるこれら相互の接
続配線とを含むデータパス回路レイアウトを決定するデ
ータパス回路配置・配線手段とを有することを特徴とす
るデータパス回路レイアウト生成システム。 - 【請求項２】 データパス回路の動作を制御する制御系
内部のスタンダードセル相互間及びこの制御系と前記デ
ータパス回路の各データパス部及び周辺回路との間の接
続情報の制御系・最上位ネットリストをネットリスト抽
出手段からのネットリストに結合し展開するネットリス
ト結合・展開手段を設け、ネットリスト分離手段による
最上位ネットリストに前記制御系と前記データパス回路
との間の接続情報の最上位ネットリストを、周辺回路ネ
ットリストに前記制御系内部のスタンダードセル相互間
の接続情報の制御系ネットリストをそれぞれ含め、スタ
ンダードセル配置・配線手段に前記制御系内部のスタン
ダードセルの配置及び接続配線決定の機能を付加し、デ
ータパス回路配置・配線手段に前記制御系の配置及び接
続配線決定の機能を付加した請求項１記載のデータパス
回路レイアウト生成システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251262A JPH07105253A (ja) | 1993-10-07 | 1993-10-07 | データパス回路レイアウト生成システム |
| US08/319,843 US5586047A (en) | 1993-10-07 | 1994-10-07 | System for creating datapath circuit layout |
| KR1019940025849A KR0138946B1 (ko) | 1993-10-07 | 1994-10-07 | 데이타경로 회로 레이아웃 생성 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251262A JPH07105253A (ja) | 1993-10-07 | 1993-10-07 | データパス回路レイアウト生成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105253A true JPH07105253A (ja) | 1995-04-21 |
Family
ID=17220168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251262A Pending JPH07105253A (ja) | 1993-10-07 | 1993-10-07 | データパス回路レイアウト生成システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5586047A (ja) |
| JP (1) | JPH07105253A (ja) |
| KR (1) | KR0138946B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3165592B2 (ja) * | 1994-08-04 | 2001-05-14 | 松下電器産業株式会社 | データパス自動配置方法及びその装置 |
| US6049659A (en) * | 1995-12-26 | 2000-04-11 | Matsushita Electric Industrial Co., Ltd. | Method for automatically designing a semiconductor integrated circuit |
| JP2773771B2 (ja) * | 1996-03-05 | 1998-07-09 | 日本電気株式会社 | 半導体装置のレイアウト方法 |
| US5838583A (en) * | 1996-04-12 | 1998-11-17 | Cadence Design Systems, Inc. | Optimized placement and routing of datapaths |
| US6516456B1 (en) * | 1997-01-27 | 2003-02-04 | Unisys Corporation | Method and apparatus for selectively viewing nets within a database editor tool |
| KR100251579B1 (ko) * | 1997-06-30 | 2000-04-15 | 윤종용 | Atm, 프레임 릴레이, pdh망에서 pvc와 svc의 전체 경로에 대한 정보 추출 방법 |
| US6272671B1 (en) | 1998-09-11 | 2001-08-07 | Lsi Logic Corporation | Extractor and schematic viewer for a design representation, and associated method |
| US6560761B1 (en) * | 2001-03-29 | 2003-05-06 | Lsi Logic Corporation | Method of datapath cell placement for bitwise and non-bitwise integrated circuit designs |
| US7137082B1 (en) | 2003-03-28 | 2006-11-14 | Magma Design Automation Inc. | Reduced architecture processing paths |
| US7302659B2 (en) * | 2005-02-10 | 2007-11-27 | International Business Machines Corporation | System and method for unfolding/replicating logic paths to facilitate propagation delay modeling |
| US7447620B2 (en) | 2006-02-23 | 2008-11-04 | International Business Machines Corporation | Modeling asynchronous behavior from primary inputs and latches |
| US7490305B2 (en) * | 2006-07-17 | 2009-02-10 | International Business Machines Corporation | Method for driving values to DC adjusted/untimed nets to identify timing problems |
| US7882473B2 (en) * | 2007-11-27 | 2011-02-01 | International Business Machines Corporation | Sequential equivalence checking for asynchronous verification |
| US8122410B2 (en) * | 2008-11-05 | 2012-02-21 | International Business Machines Corporation | Specifying and validating untimed nets |
| US10664565B2 (en) * | 2017-05-19 | 2020-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system of expanding set of standard cells which comprise a library |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3650323T2 (de) * | 1986-12-17 | 1996-01-25 | Ibm | VLSI-Chip und Verfahren zur Herstellung. |
| US5119313A (en) * | 1987-08-04 | 1992-06-02 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| JP2535976B2 (ja) * | 1987-11-17 | 1996-09-18 | 株式会社日立製作所 | 形態接続構成自動作成システム |
| US5197016A (en) * | 1988-01-13 | 1993-03-23 | International Chip Corporation | Integrated silicon-software compiler |
| US4922432A (en) * | 1988-01-13 | 1990-05-01 | International Chip Corporation | Knowledge based method and apparatus for designing integrated circuits using functional specifications |
| US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
| US5309372A (en) * | 1989-07-17 | 1994-05-03 | Kawasaki Steel Corp. | System and method for determining routes between circuit blocks of a programmable logic device by determining a load pin which is closest to the center of gravity of a plurality of load pins |
| JPH03180976A (ja) * | 1989-12-11 | 1991-08-06 | Hitachi Ltd | 入出力端子割付方法 |
| JP2720629B2 (ja) * | 1991-04-26 | 1998-03-04 | 日本電気株式会社 | 集積回路のレイアウトシステム |
-
1993
- 1993-10-07 JP JP5251262A patent/JPH07105253A/ja active Pending
-
1994
- 1994-10-07 US US08/319,843 patent/US5586047A/en not_active Expired - Fee Related
- 1994-10-07 KR KR1019940025849A patent/KR0138946B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012263A (ko) | 1995-05-16 |
| KR0138946B1 (ko) | 1998-06-15 |
| US5586047A (en) | 1996-12-17 |
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| A02 | Decision of refusal |
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