JPH07105302B2 - チップインダクタの製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電子機器等に用いられる小型のチップインダ
クタの製造方法に関する。

に関する。

（発明の概要） 本発明は、小型化に好適なチップインダクタの製造方法
であって、外面を除いた基板面に誘導性導体膜パターン
を形成しかつ棒状部が一体に形成されるようにスリット
穴を設けた未焼成積層基板を焼成し、焼成後の積層基板
の前記棒状部の両端部に端部電極を形成した後に個々の
チップインダクタに切断分離することにより、工程の連
続化、生産性の改善を図ることができる。また、得られ
たチップインダクタは、内部に誘導性導体膜パターン形
成したフェライトチップの両端部に金属薄膜と金属めっ
き膜とからなる端部電極を設けた構造となり、小型化を
図り、また製品寸法精度の向上と材料費の低減を図るこ
とができる。

（従来の技術） 従来のチップインダクタの構造の一例を第１従来例とし
て第12図に示す。この場合、チップインダクとして誘導
性導体パターンのターン数が１回未満のマイクロチップ
ビーズの例を示している。この図において、50はフェラ
イトチップであり、２個のスルーホール51A,51Bを有し
ている。前記スルーホール51A,51Bは、一方の開口端面
で導体パターン52A,52Bを介し当該フェライトチップ両
端に設けられた端部電極53A,53Bにそれぞれ接続されて
おり、他方の開口端面では導体パターン52Cにより相互
に接続されている。

このマイクロチップビーズの製造は、予め貫通穴を設け
たチップ形状の未焼成フェライトチップを焼成後、前記
スルーホール51A,51B及び導体パターン52A,52B,52C、さ
らには端部電極53A,53AをAg−Pd材等の導体ペーストの
印刷、塗布及び焼き付けにより形成し、端部電極53A,53
に電気めっきを施した後、前記端部電極部分を除いた面
に絶縁コートを施すことにより実行される。

また、第13図は第２従来例であり、チップインダクとし
て誘導性導体パターンのターン数が１回以上のワイドバ
ンドチョークの例を示している。この図において、フェ
ライトチップ55には、６個のスルーホール56A乃至56Fが
設けられており、それらは両開口端面で導体パターン57
A乃至57Gによりそれぞれ相互にあるいは当該フェライト
チップ両端部の端部電極58A,58Bに接続されている。す
なわち、導体パターン57Aは端部電極58Aとスルーホール
56Aを接続しており、導体パターン57B,57C,57D,57E,57F
は図の如く各スルーホールを接続しており垂直面内でタ
ーンしているコイルを形成している。そして、スルーホ
ール56Fと端部電極58Bが導体パターン57Gを介して接続
され、以上の構成により垂直面でターンしているワイド
バンドチョークが構成される。

以上の構成による第２従来例のワイドバンドチョーク
は、第１従来例と同様の製造方法で製造される。

（発明が解決しようとする課題） ところで、前述の第12図及び第13図の従来のチップイン
ダクタのようにフェライトチップ単体の一方の面から他
方の面に貫通するように長めのスルーホールを設けて導
体パターンで接続する構成の場合、小型になるとスルー
ホール間の接続が容易でないとともに、スルーホールを
設けることでフェライトチップの厚みが必要となり、第
２従来例のワイドバンドチョークの構成のようにターン
数が多い場合さらに厚みが大きくなり、小型化が困難に
なる欠点があった。

製法上も、チップ形状に成型された未焼成のフェライト
チップに貫通穴を形成してから焼成し、焼成後の各チッ
プに印刷焼き付けによるスルーホール、導体パターン、
端部電極の形成を行なうので（バルク処理）、各工程に
おいて分離した個別のチップを加工することになり、端
部電極の形成などにおいて、加工が面倒になる嫌いがあ
るとともに各工程間の搬送に手間がかかる。さらに、バ
ルク処理であると、製品の外観選別の自動化が困難で工
程の連続化も難しい。

また従来のごとき端部電極をAg−Pd材等の塗布焼き付け
による厚膜で構成する場合、その厚さの管理が面倒であ
り、外形寸法のばらつきが発生しやすい嫌いがあり、材
料費も高くなる欠点があった。

なお、特公昭60−50331号は、印刷法でインダクタンス
素子を作成するインダクタンス素子の製造方法である
が、各金属パターンを相互に絶縁する絶縁層の透磁率及
び体積を大きくできないため、得られるインダクタンス
値に限度がある。

本発明は、上記の点に鑑み、チップインダクタの小型化
及び製品寸法精度の向上が可能で、材料費の低減を図る
ことができ、製造工程の簡略化及び合理化や量産性の改
善が可能なチップインダクタの製造方法を提供すること
を目的とする。

（課題を解決するための手段） 上記目的を達成するために、本発明のチップインダクタ
の製造方法は、複数枚の未焼成フェライト・シート基板
を積層しかつ外面となる面を除く前記未焼成フェライト
・シート基板のいずれかの基板面に誘導性導体膜パター
ンを設けるとともに棒状部が一体に形成されるようにス
リット穴を形成してなる未焼成積層基板を焼成し、焼成
後の積層基板の前記棒状部の端部を略コ字状に囲むよう
に薄膜技術による金属薄膜を形成し、該金属薄膜上に金
属めっき膜を設けて端部電極を形成した後、前記棒状部
を複数個に切断分離するものである。

（作用） 本発明に係る製造方法においては、外面となる基板面を
除き導体膜パターンを設けた複数枚の未焼成フェライト
・シート基板を積層したものに棒状部が一体に形成され
るようにスリット穴を施し、それを焼成一体化した積層
基板を使用し、各工程においては複数個のフェライトチ
ップがつながった１枚の基板として処理することにより
（基板処理工法）、端部電極成膜工程や外観選別工程等
において、多数個のチップインダクタ同時処理がパレッ
ト等を使用することなく可能になり、工程のライン化
（工程間搬送の統一化）や量産が容易になり、製造原価
の低減及び製造所要時間の短縮を図ることができる。

さらに、端部電極材にAg−Pb等の導体ペーストを使用せ
ず、焼成後の積層基板の棒状部に、スパッタ、イオンプ
レーティング、Ｐ−CVD等の薄膜技術によって端部電極
の下層となる金属薄膜を被着形成し、さらに金属めっき
膜を設けるので、端部電極の厚みの管理を高精度で行う
ことが容易で、端部電極成膜工程の簡略化と同時成膜に
よる量産化が可能になり、材料費と製造工程の削減とと
もに、製品寸法精度と搭載率の向上を図ることができ、
さらに小型化や薄形化にも十分対応できる。

（実施例） 以下、本発明に係るチップインダクタ及びその製造方法
の実施例を図面に従って説明する。

第１図はチップインダクタとしてのマイクロチップビー
ズの製造工程を説明する工程図である。まず、第２図に
示した未焼成のフェライト・シート基板１を受け入れ、
導体膜パターン印刷工程２において、フェライト・シー
ト基板１の一方の基板面に第３図の如く導体ペーストの
印刷により所定の誘導性導体膜パターン11を複数個並列
に設ける。この導体膜パターン11は図の如く基板平面内
で半ターンし、両端は後に端部電極と接続するように突
出した形状に形成されている。つまり、この場合ターン
数が１回未満なのでマイクロチップビーズを構成する。

次に積層工程３において、第４図の如く、前記導体膜パ
ターン11を施したフェライト・シート基板1Aを挟む如く
導体膜の無いフェライト・シート基板1B,1Cを積層す
る。そして次のスタック（プレス）工程４において一様
に加圧処理することにより３層構造の未焼成積層基板が
作製される。

その後、スリット形成工程５において前記未焼成積層基
板に第５図に示す如く複数のスリット穴12を所定間隔で
平行にパンチングもしくはレーザー加工であけ、平行な
スリット穴間に多数の棒状部13を形成することにより、
未焼成の穴あき積層基板14が作製される。なお、各未焼
成フェライト・シート基板上のスリット穴12の位置は第
２図乃至第４図においても仮想線で示した。

それから、焼成工程６において前記穴あき積層基板14を
焼結することにより、積層及びスリット穴加工された各
シート基板1A,1B,1Cは一体となり、内部に誘導性導体膜
パターン11を有する複数個の棒状部13が形成された穴あ
きフェライト基板15が得られる。その際、後工程で各チ
ップに分離する際の切断代となるＶ乃至Ｕ字状溝を前記
スタック工程４もしくはスリット形成工程５において予
め形成しておいて焼成するようにしてもよい。なお、誘
導性導体膜パターン11の両端はスリット穴12を設けるこ
とにより棒状部13の端面に露出している。

それから、端部電極成膜工程７において、第６図の如
く、端部電極の下層部分を構成する金属薄膜16A,16Bの
成膜をスパッタにより前記穴あきフェライト基板15の状
態で行ない、すなわち各棒状部13の両端部を略コ字状に
囲む如く金属薄膜16A,16Bを形成する。ここで金属薄膜1
6A,16Bはそれぞれ第３図に図示した前記誘導性導体膜パ
ターン11のスリット穴12に面する両端部に電気的に接続
するもので、それぞれ２層構造であり、例えば下層がフ
ェライトに付着性の良いNiCr,TiまたはCrのスパッタ
膜、上層が低抵抗のCuスパッタ膜である。なお、薄膜形
成時、穴あきフェライト基板15両面及び棒状部13側面の
不要部部分を予めマスキング処理しておく。

さらに、端部電極めっき工程８において、穴あきフェラ
イト基板15のままで各棒状部13の金属薄膜16A,16B上に
めっきを施し、第７図に示すように、金属めっき膜17A,
17Bを金属薄膜16A,16B上に被着形成して端部電極18A,18
Bを構成する。ここで、金属めっき膜17A,17Bは２層構造
であり、金属薄膜16A,16B上に直接被着形成される下層
が耐はんだ性（はんだの拡散防止及びはんだ耐熱性）の
Niめっき膜、上層がはんだ付着性の良いPb−SnまたはSn
めっき膜である。なお、めっきは電解（湿式）めっきで
あっても無電解めっきであっても良い。

その後、穴あきフェライト基板15を粘着シートの上に載
置し、切断工程９において、１個の誘導性導体膜パター
ン11を有するように第７図に一点鎖線Ｘで示した切断代
（第３図及び第６図にも同様に図示した）に沿って前記
棒状部13をダイシングソー等により切断、分離し、第８
図及び第９図の如く内部に１個の誘導性導体膜パターン
11を持ち、かつこれに接続する端部電極18A,18Bを有す
る１個のマイクロチップビーズが得られる。ただし、裏
面の粘着シートにより切断後も相互の平面的な位置関係
は変わらないようにしておき、この状態において次の外
観選別工程10において、画像処理を利用して外観選別を
自動的に行なう。画像処理により外観不良と判断された
ものは選別除去される。外観が良品と判定されたものが
製品となる。

第８図及び第９図は上記製法によって得られた完成品の
マイクロチップビーズ20を示すものであり、第８図の分
解斜視図からわかるように、半ターンの誘導性導体膜パ
ターン11を有するチップ状のフェライト板21Aの両面に
導体膜の無いチップ状フェライト板21Bと21Cを積層し焼
成一体化してなるフェライトチップ22の両端部に前記誘
導性導体膜パターンに接続する端部電極18A,18Bを有し
ている構造となっている。ただし、第９図の斜視図から
明らかなように、端部電極18A,18Bはフェライトチップ2
2の両端部を略コ字状に囲むものであり、フェライトチ
ップ22の側面を覆わない形状となっている。このことは
端部電極18A,18Bとして薄膜技術による金属薄膜及び金
属めっき膜の組み合わせを採用したことによる製品寸法
のばらつき縮小と共に大きな利点となる。

第10図及び第11図は本発明の他の実施例を示しており、
前述の実施例では誘導性導体膜パターンを未焼成フェラ
イト・シート基板の１つの基板面に設けていたが、この
場合は複数の未焼成フェライト・シート基板のそれぞれ
一方の基板面に誘導性導体膜パターンを形成し（但し積
層基板の外面となる基板面は除く）、誘導体膜パターン
を相互にスルーホールで接続するように積層しており、
チップインダクタにおいてターン数を１回以上としたワ
イドバンドチョークを構成したものである。

このワイドバンドチョークの実施例の製造工程はやは
り、第１図の工程図と同様であるが、導体膜パターン印
刷工程２において、第10図の如く例えば３枚のフェライ
ト・シート基板31A,31B,31Cの基板面の一方にそれぞれ
所定の誘導性導体膜パターン32A,32B,32Cを形成する。
また、それらのフェライト・シート基板31A,31B,31Cに
は、１回以上ターンするコイルを成すように各導体膜パ
ターンを相互に接続する位置にスルーホール33を施して
おく（第11図にも同符号で示してある。）。

次の積層工程３及びスタック工程４において、上記の誘
導性導体膜パターンを有する３枚のフェライト・シート
基板31A,31B,31Cの両面に導体膜の無いフェライト・シ
ート基板31D,31Eを積層することで５層の未焼成積層基
板が作製される。この際、各導体膜パターンがスルーホ
ール33を介して相互に接続されターン数が１回以上のコ
イルを構成する。その後、スリット形成工程５でスリッ
ト穴12を形成してから焼成して穴あきフェライト基板を
作成する。

それから、前記実施例と同様に各工程を経て製品とな
る。第11図はこの製法によって得られたワイドバンドチ
ョーク30の完成品の分解斜視図を示しており、同図から
わかるようにターン数が１回以上のコイルを構成してい
る誘導性導体膜パターン32A,32B,32Cとスルーホール33
を有する３層のチップ状のフェライト板34A,34B,34C
と、導体膜の無いフェライト板34Dと34Eを積層し焼成一
体化してなるフェライトチップの両端部に前記誘導性導
体膜パターン32A,32Cに接続する端部電極35A,35Bを有す
る構造となっている。

上記第10図及び第11図で説明した実施例の場合、誘導性
導体膜パターンを３層積層し、コイルのターン数が１回
半の場合を示したが、任意のターン数を得るため様々な
形状のパターンを形成したり、積層数を増減してもよ
い。

さらに、上記実施例において誘導性導体膜と端部電極と
の接続をスルーホールで行うようにしても良い。

また、端部電極成膜工程７において、金属薄膜を２層の
スパッタ膜で形成したが、最下層をNiCrのスパッタ膜、
中間層をCuNiのスパッタ膜、上層をCuのスパッタ膜とし
た３層構造としてもよい。また、Cuのスパッタ膜１層の
みの構造としてもよい。

また、スパッタの代わりにイオンプレーティング、Ｐ−
CVD等で金属薄膜を形成しても良い。

（発明の効果） 以上説明したように、本発明に係るチップインダクタの
製造方法によれば、複数枚の未焼成フェライト基板を積
層したものに棒状部が一体に形成されるようにスリット
穴を施し、それを焼成一体化した積層基板を使用するこ
とにより（基板処理工法）、製造時においては複数個の
チップを１枚の基板として処理が可能であり、多数個の
チップインダクタの同時処理がパレット等を使用するこ
となく可能である。従って、工程のライン化（工程間搬
送の統一化）や量産が容易になり、画像処理による外観
選別の自動化も可能で、製造原価の低減及び製造所要時
間の短縮を図ることができる。

さらに、前記積層基板の積層棒状部に、薄膜技術による
端部電極膜を施し、その積層基板を切断しチップ化して
いるので、材料費と製造工程の削減とともに、製品寸法
のばらつきを小さくでき、さらに小型化や薄形化にも十
分対応できる。

【図面の簡単な説明】

第１図は本発明の実施例の製造工程を示す工程図、第２
図は未焼成フェライト・シート基板を示す斜視図、第３
図は導体膜パターン印刷工程を示す部分斜視図、第４図
は積層工程を示す部分分解斜視図、第５図はスリット形
成工程を示す斜視図、第６図は端部電極成膜工程を示す
部分斜視図、第７図は端部電極めっき工程を示す部分斜
視図、第８図は切断後のチップインダクタとしてのマイ
クロチップビーズの構成を示す分解斜視図、第９図はマ
イクロチップビーズの完成品を示す斜視図、第10図は本
発明の他の実施例における積層工程を示す部分分解斜視
図、第11図は切断後のワイドバンドチョークの構成を示
す同分解斜視図、第12図は従来のチップインダクタの構
成の１例を示す斜視図、第13図は他の従来例の構成を示
す斜視図である。 １……未焼成フェライト・シート基板、２……導体膜パ
ターン印刷工程、３……積層工程、４……スタック工
程、５……スリット形成工程、６……焼成工程、７……
端部電極成膜工程、８……端部電極めっき工程、９……
切断工程、10……外観選別工程、11,32A,32B,32C……誘
導性導体膜パターン、12……スリット穴、13……棒状
部、14……穴あき積層基板、15……穴あきフェライト基
板、16A,16B……金属薄膜、17A,17B……金属めっき膜、
18A,18B,35A,35B……端部電極、22……フェライトチッ
プ、33……スルーホール。

フロントページの続き (56)参考文献 特開 昭59−103321（ＪＰ，Ａ) 特開 昭55−145333（ＪＰ，Ａ) 実開 平１−179412（ＪＰ，Ｕ) 実開 昭58−116204（ＪＰ，Ｕ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数枚の未焼成フェライト・シート基板を
   積層しかつ外面となる面を除く前記未焼成フェライト・
   シート基板のいずれかの基板面に誘導性導体膜パターン
   を設けるとともに棒状部が一体に形成されるようにスリ
   ット穴を形成してなる未焼成積層基板を焼成し、焼成後
   の積層基板の前記棒上部の端部を略コ字状に囲むように
   薄膜技術による金属薄膜を形成し、該金属薄膜上に金属
   めっき膜を設けて端部電極を形成した後、前記棒状部を
   複数個に切断分離することを特徴とするチップインダク
   タの製造方法。
2. 【請求項２】前記誘導性導体膜パターンが複数の基板面
   に形成され、相互にスルーホールで接続されている請求
   項１記載のチップインダクタの製造方法。