JPH07105406B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH07105406B2 JPH07105406B2 JP58241304A JP24130483A JPH07105406B2 JP H07105406 B2 JPH07105406 B2 JP H07105406B2 JP 58241304 A JP58241304 A JP 58241304A JP 24130483 A JP24130483 A JP 24130483A JP H07105406 B2 JPH07105406 B2 JP H07105406B2
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- JP
- Japan
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- chip
- optical
- integrated circuit
- optical component
- bonding
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
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- Die Bonding (AREA)
Description
【発明の詳細な説明】 （１） 発明の技術分野 本発明は光半導体チップをヒートシンクや基板にボンデ
ングする時、所定の位置に高精度でボンデングする方法
に関する。
ングする時、所定の位置に高精度でボンデングする方法
に関する。
（２） 技術の背景 光集積回路など、光半導体チップ上にはPINやLDなどの
光部品がモノリシックに集積化される。これら光部品と
外部にいる光ファイバーなどとを効率よく結合するには
前記光部品と光ファイバーなどの相対的位置を正確に調
整する必要がある。電気におけるLSIでは信号の入力・
出力は金線をチップにボンデングして外部と結合できる
が光集積回路への光の入出力は光ファイバーなどをチッ
プ上の光部品へ直接近づける必要があり、高位置精度の
チップボンデングは非常に重要な技術となる。
光部品がモノリシックに集積化される。これら光部品と
外部にいる光ファイバーなどとを効率よく結合するには
前記光部品と光ファイバーなどの相対的位置を正確に調
整する必要がある。電気におけるLSIでは信号の入力・
出力は金線をチップにボンデングして外部と結合できる
が光集積回路への光の入出力は光ファイバーなどをチッ
プ上の光部品へ直接近づける必要があり、高位置精度の
チップボンデングは非常に重要な技術となる。
（３） 従来技術と問題点 従来、光集積回路の集積度は低く、また量産状態にな
い。
い。
したがって、このようなチップはヒートシンクなどにボ
ンデングされた後、外部の光ファイバーの位置などを治
具上で調整後実装している。
ンデングされた後、外部の光ファイバーの位置などを治
具上で調整後実装している。
光集積回路チップをウエハーより切り出す場合、切りだ
し面はかならずしもチップ上の光部品と一定の位置関係
に置くことはできない。（チップ切出し精度は本質的に
よくない） チップの切り出し精度が悪いため、かならずしも集積回
路上の光部品であるPINやLDが切り出し面より所定の位
置にあるとはかぎらず数＋μｍの誤差はまぬがれない。
一方チップ上の光部品の位置を正確に決定するのは小形
・集積化されていることと、プローブ光としてレーザ光
をあてると劣化する可能性があることなどよりきわめて
困難である。
し面はかならずしもチップ上の光部品と一定の位置関係
に置くことはできない。（チップ切出し精度は本質的に
よくない） チップの切り出し精度が悪いため、かならずしも集積回
路上の光部品であるPINやLDが切り出し面より所定の位
置にあるとはかぎらず数＋μｍの誤差はまぬがれない。
一方チップ上の光部品の位置を正確に決定するのは小形
・集積化されていることと、プローブ光としてレーザ光
をあてると劣化する可能性があることなどよりきわめて
困難である。
第１図は段差をつけずに従来通り切り出されたものであ
り、たとえば切り出された光半導体チップ１の切り出し
面２と、PIN,LD等の光部品３の部品列及び集積回路３′
とが平行でもない。自動制御によって部品実装やチップ
ボンデングを行なおうとしたとき、この切り出し面２に
レーザ光などをあて参照信号を取り出せば光部品３位置
に対して誤差を生じる。
り、たとえば切り出された光半導体チップ１の切り出し
面２と、PIN,LD等の光部品３の部品列及び集積回路３′
とが平行でもない。自動制御によって部品実装やチップ
ボンデングを行なおうとしたとき、この切り出し面２に
レーザ光などをあて参照信号を取り出せば光部品３位置
に対して誤差を生じる。
（４） 発明の目的 本発明はチップ周囲に光部品との位置関係が正確に、示
された段差をエッチングによって作りこれをチップボン
デングにおいて利用する光集積回路チップの高位置精度
ボンデング法を提供するものである。
された段差をエッチングによって作りこれをチップボン
デングにおいて利用する光集積回路チップの高位置精度
ボンデング法を提供するものである。
（５） 発明の構成 本発明は、光部品，光集積回路が形成されるチップ上の
当該光部品，光集積回路以外の領域に、当該光部品，光
集積回路の作成プロセスと同じフォリソグラフィプロセ
スで決定されたチップボンディング位置決めパターンを
形成する工程と、次いで、該位置決めパターンを含むよ
うにチップを切りだす工程と、次いで、該パターンを基
準位置としてチップボンディングする工程とを有するこ
とを特徴とする。
当該光部品，光集積回路以外の領域に、当該光部品，光
集積回路の作成プロセスと同じフォリソグラフィプロセ
スで決定されたチップボンディング位置決めパターンを
形成する工程と、次いで、該位置決めパターンを含むよ
うにチップを切りだす工程と、次いで、該パターンを基
準位置としてチップボンディングする工程とを有するこ
とを特徴とする。
本発明は、プラズマエッチング（RIE）又はケミカルエ
ッチングによってチップ周囲に段差をつける。段差の光
部品からの位置精度は集積回路作成プロセスと同じフォ
トソングラフィプロセスで決定され、切り出し精度とは
関係なく、この段差部にコリメートされたレーザ光をあ
てることによって光集積回路チップの位置を正確に読み
出すことができる。この読み出された信号によって外部
の実装治具を自動制御することによってヒートシンクや
基板への取付け位置精度を正確にすることができる。
ッチングによってチップ周囲に段差をつける。段差の光
部品からの位置精度は集積回路作成プロセスと同じフォ
トソングラフィプロセスで決定され、切り出し精度とは
関係なく、この段差部にコリメートされたレーザ光をあ
てることによって光集積回路チップの位置を正確に読み
出すことができる。この読み出された信号によって外部
の実装治具を自動制御することによってヒートシンクや
基板への取付け位置精度を正確にすることができる。
（６） 発明の実施例 以下図面を参照して本発明の実施例を説明する。
本発明は光部品，光集積回路の作製されたウエハーを光
半導体チップとして切り出す前に、チップ周辺をエッチ
ングし、チップ表面と光部品，光集積回路の形成された
チップ周辺に一定の段差をつける。この段差は、光部
品，光集積回路の作成プロセスと同じフォトリソグラフ
ィプロセスによって形成されたものであるため、光部
品，光集積回路などとの相対的な位置関係は非常に高精
度である。その後エッチングした部分を比較的低精度で
切り出すことができ、ヒートシンクや基板にチップボン
デングする時には、高精度に位置づけられた前記段差部
を利用して行なうものである。
半導体チップとして切り出す前に、チップ周辺をエッチ
ングし、チップ表面と光部品，光集積回路の形成された
チップ周辺に一定の段差をつける。この段差は、光部
品，光集積回路の作成プロセスと同じフォトリソグラフ
ィプロセスによって形成されたものであるため、光部
品，光集積回路などとの相対的な位置関係は非常に高精
度である。その後エッチングした部分を比較的低精度で
切り出すことができ、ヒートシンクや基板にチップボン
デングする時には、高精度に位置づけられた前記段差部
を利用して行なうものである。
第２図は、従来の自動制御による実装での欠点を取り除
いたもので、パターンニングによって光部品３との位置
関係を一定にした段差４を持つチップを示している。上
からこの段差部を見ながら実装もできるが、段差側面を
RIE（プラズマリアクティブエッチング）により鏡面状
態で作成できれば、この段差面にレーザ光をあて正確な
参照信号を取り出すことができ、実装における位置精度
を向上できる。
いたもので、パターンニングによって光部品３との位置
関係を一定にした段差４を持つチップを示している。上
からこの段差部を見ながら実装もできるが、段差側面を
RIE（プラズマリアクティブエッチング）により鏡面状
態で作成できれば、この段差面にレーザ光をあて正確な
参照信号を取り出すことができ、実装における位置精度
を向上できる。
第３図は段差部の拡大図を示したものであり、（ａ）が
RIE,（ｂ）がケミカルエッチによる順メサ型４′のもの
と逆メサ型４″のものを示している。
RIE,（ｂ）がケミカルエッチによる順メサ型４′のもの
と逆メサ型４″のものを示している。
なお本実施例では、エッチングにより段差をつける例を
上げたが、第４図のような所定寸法形状のワクのパター
ンの移動・回転を検出できる自動制御実装治具を利用し
た場合には光集積回路チップ１の周辺に特に反射率の高
い膜５を第４図のように蒸着しておけば、これにコリメ
ート光をあてることによってその移置を検出できる。
上げたが、第４図のような所定寸法形状のワクのパター
ンの移動・回転を検出できる自動制御実装治具を利用し
た場合には光集積回路チップ１の周辺に特に反射率の高
い膜５を第４図のように蒸着しておけば、これにコリメ
ート光をあてることによってその移置を検出できる。
またこのような実装治具では、位置確認に用いうる第４
図以外のパターンによっても可能であることはいうまで
もない。
図以外のパターンによっても可能であることはいうまで
もない。
（７） 発明の効果 一定位置関係にある段差をチップ周囲につけ、これを見
ながらヒートシンクや基板に対して所定の位置にくるよ
うにしてボンデングする。
ながらヒートシンクや基板に対して所定の位置にくるよ
うにしてボンデングする。
本発明によれば、光集積回路中の光部品の位置を正確に
検出できるので、自動的にヒートシンクや基板にチップ
を実装又はボンデングするときその位置を正確に与える
ことができる。
検出できるので、自動的にヒートシンクや基板にチップ
を実装又はボンデングするときその位置を正確に与える
ことができる。
その結果、光の入出力時の結合損出が低下し、光部品の
完全自動実装に効果がある。
完全自動実装に効果がある。
第１図は従来法を説明する図，第２図は本発明を説明す
る図，第３図は段差部の拡大図，第４図は本発明の他の
実施例を説明する図である。 1:チップ,2:チップ切出面,3:光部品,3′：集積回路,4,
4′,4″：段差,5:反射率の高い膜。
る図，第３図は段差部の拡大図，第４図は本発明の他の
実施例を説明する図である。 1:チップ,2:チップ切出面,3:光部品,3′：集積回路,4,
4′,4″：段差,5:反射率の高い膜。
Claims (1)
- 【請求項１】光部品，光集積回路が形成されるチップ上
の当該光部品，光集積回路以外の領域に、当該光部品，
光集積回路の作成プロセスと同じフォトリソグラフィプ
ロセスで決定されたチップボンディング位置決めパター
ンを形成する工程と、 次いで、該位置決めパターンを含むようにチップを切り
だす工程と、 次いで、該パターンを基準位置としてチップボンディン
グする工程とを有することを特徴とする半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241304A JPH07105406B2 (ja) | 1983-12-21 | 1983-12-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241304A JPH07105406B2 (ja) | 1983-12-21 | 1983-12-21 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60133735A JPS60133735A (ja) | 1985-07-16 |
| JPH07105406B2 true JPH07105406B2 (ja) | 1995-11-13 |
Family
ID=17072286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241304A Expired - Fee Related JPH07105406B2 (ja) | 1983-12-21 | 1983-12-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105406B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624941A (en) * | 1979-08-07 | 1981-03-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5944772B2 (ja) * | 1980-03-12 | 1984-11-01 | 富士通株式会社 | 自動位置合わせパタ−ンの形成方法 |
| JPS57169268A (en) * | 1981-04-10 | 1982-10-18 | Mitsubishi Electric Corp | Ohmic electrode material of n type 3-5 group compound semiconductor and formation of ohmic electrode therewith |
| JPS5851526A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体素子ペレツトおよびこれを有する半導体装置 |
| JPS5870528A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS58123787A (ja) * | 1982-01-18 | 1983-07-23 | Fujitsu Ltd | 半導体レ−ザチツプの自動ダイボンデング装置 |
-
1983
- 1983-12-21 JP JP58241304A patent/JPH07105406B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60133735A (ja) | 1985-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |