JPH07105668B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07105668B2 JPH07105668B2 JP62284240A JP28424087A JPH07105668B2 JP H07105668 B2 JPH07105668 B2 JP H07105668B2 JP 62284240 A JP62284240 A JP 62284240A JP 28424087 A JP28424087 A JP 28424087A JP H07105668 B2 JPH07105668 B2 JP H07105668B2
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- JP
- Japan
- Prior art keywords
- collector
- base
- circuit
- transistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路で構成する演算増幅（オペレ
ーショナルアンプ）回路に関し、特にその出力段をドラ
イブするドライブ回路に関するものである。
ーショナルアンプ）回路に関し、特にその出力段をドラ
イブするドライブ回路に関するものである。
［従来の技術］ 第４図は従来のこの種の回路の一例を示す接続図で、図
においてQ1,Q6,Q7,Q10,Q30はそれぞれnpnトランジス
タ、Q2,Q5はそれぞれpnpトランジスタ、R1,R2,R6,R10は
それぞれ抵抗、C1,C2はそれぞれキャパシタである。ま
たVCCは正電源端子、VEEは負電源端子である。
においてQ1,Q6,Q7,Q10,Q30はそれぞれnpnトランジス
タ、Q2,Q5はそれぞれpnpトランジスタ、R1,R2,R6,R10は
それぞれ抵抗、C1,C2はそれぞれキャパシタである。ま
たVCCは正電源端子、VEEは負電源端子である。
npnトランジスタQ1,pnpトランジスタQ2をVCCとVEEとの
間にコンプリメンタリ回路を構成するように接続した出
力段をQ30でドライブする。入力はQ10によってレベルシ
フトされてQ30のベースに加えられる。pnpトランジスタ
Q5は定電流回路を構成する。C1,C2は位相補正のために
設けらている。
間にコンプリメンタリ回路を構成するように接続した出
力段をQ30でドライブする。入力はQ10によってレベルシ
フトされてQ30のベースに加えられる。pnpトランジスタ
Q5は定電流回路を構成する。C1,C2は位相補正のために
設けらている。
無信号時Q1,Q2に流れる電流の設定は、Q1,Q2,Q6,Q7の逆
方向飽和電流比又はR1,R2の値及びR6の値によって決定
することが出来る。Q30のコレクタ電流が減少すると、
その減少分だけQ1のベース電流が増加し、VCCから出力
へ流れる電流が増加する。Q30のコレクタ電流が増加す
るとQ2のエミッタからそのベースを経てQ30に流れ込む
電流が増加し、出力からQ2を経てVEEに流れる電流が増
加する。
方向飽和電流比又はR1,R2の値及びR6の値によって決定
することが出来る。Q30のコレクタ電流が減少すると、
その減少分だけQ1のベース電流が増加し、VCCから出力
へ流れる電流が増加する。Q30のコレクタ電流が増加す
るとQ2のエミッタからそのベースを経てQ30に流れ込む
電流が増加し、出力からQ2を経てVEEに流れる電流が増
加する。
ところで、pnpトランジスタはサブストレート（substra
te）トランジスタの場合でもその電流増幅率が低いた
め、出力からQ2を経てVEEへ電流が流れるモードの時Q30
の回路の電圧利得が増大し、大きな電圧利得、位相回
転、帰還結合のため動作が不安定になる。
te）トランジスタの場合でもその電流増幅率が低いた
め、出力からQ2を経てVEEへ電流が流れるモードの時Q30
の回路の電圧利得が増大し、大きな電圧利得、位相回
転、帰還結合のため動作が不安定になる。
第５図は従来の回路の他の例を示す接続図で、第４図と
同一符号は同一または相当部分を示しQ3,Q4,Q8はそれぞ
れnpnトランジスタ、R3,R4,R11,R12はそれぞれ抵抗、C1
1はキャパシタである。C11−R12の回路は位相補正のた
めの回路である。第５図の回路の第４図の回路と異なる
主な点はQ1をドライブするためのQ3と、Q2をドライブす
るためのQ4とを別々に設けた点である。npnトランジス
タQ8はQ1,Q6のベース電流補償のために設けられる。第
５図の回路では出力からQ2を経てVEEに電流が流れるモ
ードの場合も不安定になることはない。但し、第５図の
回路ではR6に相当する抵抗がないため、無信号時Q1,Q2
に流れる電流をR6によって設定することはできないとい
う問題がある。
同一符号は同一または相当部分を示しQ3,Q4,Q8はそれぞ
れnpnトランジスタ、R3,R4,R11,R12はそれぞれ抵抗、C1
1はキャパシタである。C11−R12の回路は位相補正のた
めの回路である。第５図の回路の第４図の回路と異なる
主な点はQ1をドライブするためのQ3と、Q2をドライブす
るためのQ4とを別々に設けた点である。npnトランジス
タQ8はQ1,Q6のベース電流補償のために設けられる。第
５図の回路では出力からQ2を経てVEEに電流が流れるモ
ードの場合も不安定になることはない。但し、第５図の
回路ではR6に相当する抵抗がないため、無信号時Q1,Q2
に流れる電流をR6によって設定することはできないとい
う問題がある。
また第４図、第５図のQ6,Q7は互いに対応するトランジ
スタではあるが、第５図の場合はこれらトランジスタの
エミッタの面積を第４図の場合に比し約３倍にすること
が必要であり、更に第４図、第５図の抵抗R1,R2は互い
に対応する抵抗であるが、第５図の場合は第４図の場合
に比し約２倍になる。このことはICでの小チップ化が困
難となることを意味する。
スタではあるが、第５図の場合はこれらトランジスタの
エミッタの面積を第４図の場合に比し約３倍にすること
が必要であり、更に第４図、第５図の抵抗R1,R2は互い
に対応する抵抗であるが、第５図の場合は第４図の場合
に比し約２倍になる。このことはICでの小チップ化が困
難となることを意味する。
［発明が解決しようとする問題点］ 以上のように、第４図に示す従来の回路では動作が不安
定になるおそれがあり、第５図に示す従来の回路では出
力アイドリング電流（無信号時の出力電流）の設定が困
難であるという問題があった。この発明は従来のものに
おける上述の問題点を解決するためになされたもので、
安定に動作しかつ出力アイドリング電流の設定が容易な
演算増幅回路を得ることを目的とする。
定になるおそれがあり、第５図に示す従来の回路では出
力アイドリング電流（無信号時の出力電流）の設定が困
難であるという問題があった。この発明は従来のものに
おける上述の問題点を解決するためになされたもので、
安定に動作しかつ出力アイドリング電流の設定が容易な
演算増幅回路を得ることを目的とする。
［問題点を解決するための手段］ この発明では第５図に示す従来の回路のQ6に抵抗R6を直
列に接続して、第４図のQ7に相当する位置にQ7と同様な
Q9を設け、Q6,Q7,Q9,R6によってアイドリング電流バイ
アス回路を構成しアイドリング電流の設定を容易にし
た。
列に接続して、第４図のQ7に相当する位置にQ7と同様な
Q9を設け、Q6,Q7,Q9,R6によってアイドリング電流バイ
アス回路を構成しアイドリング電流の設定を容易にし
た。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示す接続図で、第１図におい
て第４図、第５図と同一符号は同一または相当部分を示
し、npnトランジスタQ9は第４図のQ7と同様なトランジ
スタであり、第１図のQ7は第５図のQ7に相当するトラン
ジスタであるが、第１図のQ7はそのコレクタが直接VEE
に接続されている点が第５図の場合と異なる。Q9とQ7と
のベースを互いに接続することによってQ3,Q4のコレク
タ電圧を互いに一定にしている。
図はこの発明の一実施例を示す接続図で、第１図におい
て第４図、第５図と同一符号は同一または相当部分を示
し、npnトランジスタQ9は第４図のQ7と同様なトランジ
スタであり、第１図のQ7は第５図のQ7に相当するトラン
ジスタであるが、第１図のQ7はそのコレクタが直接VEE
に接続されている点が第５図の場合と異なる。Q9とQ7と
のベースを互いに接続することによってQ3,Q4のコレク
タ電圧を互いに一定にしている。
Q6,Q9,Q7,R6で出力アンドリング電流バイアス回路を構
成するが、出力電流能力20mA程度であれば、トランジス
タQ6,Q9,Q7のエミッタ面積は400μm2程度で充分であ
り、又Q6,Q9,R6は同一ポケット化することが出来るの
で、小チップ化が容易になる。Q1の電流増幅率が大きけ
ればQ3,Q4は定電流動作となり動作は安定化する。
成するが、出力電流能力20mA程度であれば、トランジス
タQ6,Q9,Q7のエミッタ面積は400μm2程度で充分であ
り、又Q6,Q9,R6は同一ポケット化することが出来るの
で、小チップ化が容易になる。Q1の電流増幅率が大きけ
ればQ3,Q4は定電流動作となり動作は安定化する。
通常、標準のnpnバイポーラプロセスで半導体装置を製
造すると、pnpトランジスタの性能はnpnトランジスタの
性能に比して劣ることになる。従って、第１図に示す回
路における動作のように、Q2に電流が流れるときにQ3,Q
4の電流を一定にすることは、動作の安定化に有効であ
る。
造すると、pnpトランジスタの性能はnpnトランジスタの
性能に比して劣ることになる。従って、第１図に示す回
路における動作のように、Q2に電流が流れるときにQ3,Q
4の電流を一定にすることは、動作の安定化に有効であ
る。
第２図、第３図はこの発明を応用した演算増幅器の接続
図で、第２図において第１図と同一符号は同一部分を示
し、Q101,Q102,Q103はそれぞれpnpトランジスタ、Q104,
Q105はそれぞれnpnトランジスタ、R103,R104,R105はそ
れぞれ抵抗、C104はバイパスキャパシタである。
図で、第２図において第１図と同一符号は同一部分を示
し、Q101,Q102,Q103はそれぞれpnpトランジスタ、Q104,
Q105はそれぞれnpnトランジスタ、R103,R104,R105はそ
れぞれ抵抗、C104はバイパスキャパシタである。
IN＋は非反転信号入力端子、IN−は反転信号入力端子で
ある。Q101,Q102で構成される差動増幅回路で増幅され
た信号はQ103,Q104によりシングルエンデッドの信号に
なり、Q10のベースに加えられる。Q10以後の動作は第１
図について説明した通りである。第３図はQ5,Q103のバ
イアスを発生する回路の部分を示すが、この回路は従来
と変わらないので説明を省略する。
ある。Q101,Q102で構成される差動増幅回路で増幅され
た信号はQ103,Q104によりシングルエンデッドの信号に
なり、Q10のベースに加えられる。Q10以後の動作は第１
図について説明した通りである。第３図はQ5,Q103のバ
イアスを発生する回路の部分を示すが、この回路は従来
と変わらないので説明を省略する。
［発明の効果］ 以上のようにこの発明によれば、出力電流流入時の動作
が安定となり、出力アイドリング電流の設定が容易であ
り、かつ出力pnpトランジスタの弱点をカバーし、小チ
ップで高速演算増幅回路を構成することができる。
が安定となり、出力アイドリング電流の設定が容易であ
り、かつ出力pnpトランジスタの弱点をカバーし、小チ
ップで高速演算増幅回路を構成することができる。
第１図はこの発明の一実施例を示す接続図、第２図、第
３図はこの発明を応用した演算増幅器の接続図、第４図
は従来の回路の一例を示す接続図、第５図は従来の回路
の他の例を示す接続図。 Q1,Q3,Q4,Q6,Q7,Q9,Q10……それぞれnpnトランジスタ、
Q2,Q5……それぞれpnpトランジスタ、R1,R2,R3,R4,R6…
…それぞれ抵抗。 なお、図中同一符号は同一または相当部分を示す。
３図はこの発明を応用した演算増幅器の接続図、第４図
は従来の回路の一例を示す接続図、第５図は従来の回路
の他の例を示す接続図。 Q1,Q3,Q4,Q6,Q7,Q9,Q10……それぞれnpnトランジスタ、
Q2,Q5……それぞれpnpトランジスタ、R1,R2,R3,R4,R6…
…それぞれ抵抗。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】正電源端子VCCと負電源端子VEEとの間にnp
nトランジスタQ1とpnpトランジスタQ2とをコンプリメン
タリに接続して構成する出力回路、 エミッタが抵抗R3を経てVEEに接続され、そのベースに
信号電圧が加えられるnpnトランジスタQ3、 エミッタが抵抗R4を経てVEEに接続され、そのベースがQ
3のベースに接続されるnpnトランジスタQ4、 ベースが定電流にバイアスされエミッタがVCCに接続さ
れ定電流回路として動作するpnpトランジスタQ5、 コレクタがQ5のコレクタに接続され、エミッタが抵抗R6
を経てQ3のコレクタに接続されるnpnトランジスタQ6、 Q5のコレクタとQ6のコレクタとの接続点をQ1のベースに
接続して構成する第１のドライブ回路、 Q5のコレクタにそのコレクタが、Q3のコレクタにそのエ
ミッタが、Q6のエミッタにそのベースがそれぞれ接続さ
れるnpnトランジスタQ9、 Q9のコレクタとQ6のベースとを接続するベース電流回
路、 コレクタがVCCに接続され、エミッタがQ4のコレクタに
接続され、ベースがQ9のベースに接続されるnpnトラン
ジスタQ7、 Q4のコレクタをQ2のベースに接続して構成する第２のド
ライブ回路、 を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284240A JPH07105668B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62284240A JPH07105668B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01126812A JPH01126812A (ja) | 1989-05-18 |
| JPH07105668B2 true JPH07105668B2 (ja) | 1995-11-13 |
Family
ID=17675981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62284240A Expired - Lifetime JPH07105668B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105668B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2800204B2 (ja) * | 1988-12-02 | 1998-09-21 | 日本電気株式会社 | バイアス回路 |
| WO2021024708A1 (ja) * | 2019-08-05 | 2021-02-11 | 株式会社村田製作所 | 発振制御回路 |
-
1987
- 1987-11-12 JP JP62284240A patent/JPH07105668B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01126812A (ja) | 1989-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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