JPH062349Y2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JPH062349Y2 JPH062349Y2 JP1984086907U JP8690784U JPH062349Y2 JP H062349 Y2 JPH062349 Y2 JP H062349Y2 JP 1984086907 U JP1984086907 U JP 1984086907U JP 8690784 U JP8690784 U JP 8690784U JP H062349 Y2 JPH062349 Y2 JP H062349Y2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- base
- ecl circuit
- transistors
- Prior art date
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- Logic Circuits (AREA)
Description
【考案の詳細な説明】 〔考案の属する分野〕 本考案は、その出力をレベルシフト或いは増幅する手段
を有するＥＣＬ回路に関するものである。
を有するＥＣＬ回路に関するものである。
〔従来技術〕 ＥＣＬ(Emitter Coupled Logic)回路はTTL或いはC-MOS
のLogic回路に比較して動作速度が速い特徴があり、デ
ィジタル回路素子として多用されている。
のLogic回路に比較して動作速度が速い特徴があり、デ
ィジタル回路素子として多用されている。
このようなＥＣＬ回路において、その出力をレベルシフ
ト或いは増幅するような場合、第２図(イ)又は(ロ)に示す
ような回路が用いられていた。即ち、第２図(イ)におい
てＵ１がＥＣＬ回路、INは入力信号Ｖｉが印加される端
子である。この(イ)図の回路においてＥＣＬ回路の出力
をレベルシフト或いは増幅するような場合、その手段と
してエミッタ接地のトランジスタＱ１，Ｑ２よりなる差
動増幅回路が用いられている。なお、(イ)図においてＲ
１，Ｒ２はＥＣＬ回路Ｕ１の出力Ｑ，の負荷抵抗、Ｖ
CCは正の電圧源、ＶEE及びＶDDは夫々負の電圧源を示す
ものである。このような第２図(イ)に示す回路はＥＣＬ
回路の出力をレベルシフト或いは増幅する場合によく用
いられる。しかし、この回路では高速化が求められると
き、トランジスタＱ１とＱ２のＣob（コレクターベース
間の容量）のミラー効果によるスイッチング特性の遅れ
が問題になり、Ｃobの少ないものを用いようとすると高
価になる。一方、第２図(ロ)の回路はベース接地のトラ
ンジスタＱ１，Ｑ２を用いてＥＣＬ回路Ｕ１の出力をレ
ベルシフト或いは増幅するようにしたものである。この
回路においてはトランジスタＱ１，Ｑ２のＣobの影響が
減少し高速化が可能であるが、トランジスタＱ１，Ｑ２
のベースに夫々バイアス電源ＢBBが必要となる。
ト或いは増幅するような場合、第２図(イ)又は(ロ)に示す
ような回路が用いられていた。即ち、第２図(イ)におい
てＵ１がＥＣＬ回路、INは入力信号Ｖｉが印加される端
子である。この(イ)図の回路においてＥＣＬ回路の出力
をレベルシフト或いは増幅するような場合、その手段と
してエミッタ接地のトランジスタＱ１，Ｑ２よりなる差
動増幅回路が用いられている。なお、(イ)図においてＲ
１，Ｒ２はＥＣＬ回路Ｕ１の出力Ｑ，の負荷抵抗、Ｖ
CCは正の電圧源、ＶEE及びＶDDは夫々負の電圧源を示す
ものである。このような第２図(イ)に示す回路はＥＣＬ
回路の出力をレベルシフト或いは増幅する場合によく用
いられる。しかし、この回路では高速化が求められると
き、トランジスタＱ１とＱ２のＣob（コレクターベース
間の容量）のミラー効果によるスイッチング特性の遅れ
が問題になり、Ｃobの少ないものを用いようとすると高
価になる。一方、第２図(ロ)の回路はベース接地のトラ
ンジスタＱ１，Ｑ２を用いてＥＣＬ回路Ｕ１の出力をレ
ベルシフト或いは増幅するようにしたものである。この
回路においてはトランジスタＱ１，Ｑ２のＣobの影響が
減少し高速化が可能であるが、トランジスタＱ１，Ｑ２
のベースに夫々バイアス電源ＢBBが必要となる。
本考案はこのような欠点を解決する為になされたもの
で、その目的はバイアス電源などを必要とすることな
く、極めて簡単な構成でレベルシフト或いは増幅する手
段の高速化が計られたＥＣＬ回路を実現することにあ
る。
で、その目的はバイアス電源などを必要とすることな
く、極めて簡単な構成でレベルシフト或いは増幅する手
段の高速化が計られたＥＣＬ回路を実現することにあ
る。
本考案は上記の目的を達成する為に、ＥＣＬ回路の両出
力端にベース電極が共通に接続されている一対のベース
接地形トランジスタのエミッタ電極をそれぞれ接続し、
これらのトランジスタのコレクタ電極より出力を取出す
ように構成したものである。以下、実施例について説明
する。
力端にベース電極が共通に接続されている一対のベース
接地形トランジスタのエミッタ電極をそれぞれ接続し、
これらのトランジスタのコレクタ電極より出力を取出す
ように構成したものである。以下、実施例について説明
する。
第１図は本考案に係る回路の一実施例の接続図である。
図において、Ｕ１はＥＣＬ回路、Ｑ，はその出力を示
すものである。Ｒ１，Ｒ２は負荷抵抗で、その一端はＥ
ＣＬ回路の出力端Ｑ，に接続され、他端は負電源ＶEE
に接続されている。Ｑ１，Ｑ２はトランジスタ、Ｒ３〜
Ｒ５は夫々抵抗器、Ｃ１はコンデンサである。トランジ
スタＱ１，Ｑ２のエミッタ電極はＥＣＬ回路Ｕ１の出力
Ｑ，に接続され、コレクタ電極Ｃはこのトランジスタ
の負荷抵抗Ｒ４，Ｒ５を介して電圧源ＶCCに接続され、
ベース電極は共通に抵抗器Ｒ３とコンデンサＣ１の並例
回路を介してアース点に接続されている。抵抗器Ｒ３は
バイアス電流を供給するためのもので、トランジスタＱ
１，Ｑ２のベース電極の接続点の電位は（ＥＣＬ回路Ｕ
１の出力のロウレベル）＋（トランジスタＱ１又はＱ２
のベース・エミッタ間の電圧Ｖbe）にクランプされるよ
うになっている。このような接続により、トランジスタ
Ｑ１，Ｑ２はベース接地形の増幅器が構成されている。
レベルシフト出力或いは増幅出力はトランジスタＱ１，
Ｑ２のコレクタ電流Ｃより取出される。
図において、Ｕ１はＥＣＬ回路、Ｑ，はその出力を示
すものである。Ｒ１，Ｒ２は負荷抵抗で、その一端はＥ
ＣＬ回路の出力端Ｑ，に接続され、他端は負電源ＶEE
に接続されている。Ｑ１，Ｑ２はトランジスタ、Ｒ３〜
Ｒ５は夫々抵抗器、Ｃ１はコンデンサである。トランジ
スタＱ１，Ｑ２のエミッタ電極はＥＣＬ回路Ｕ１の出力
Ｑ，に接続され、コレクタ電極Ｃはこのトランジスタ
の負荷抵抗Ｒ４，Ｒ５を介して電圧源ＶCCに接続され、
ベース電極は共通に抵抗器Ｒ３とコンデンサＣ１の並例
回路を介してアース点に接続されている。抵抗器Ｒ３は
バイアス電流を供給するためのもので、トランジスタＱ
１，Ｑ２のベース電極の接続点の電位は（ＥＣＬ回路Ｕ
１の出力のロウレベル）＋（トランジスタＱ１又はＱ２
のベース・エミッタ間の電圧Ｖbe）にクランプされるよ
うになっている。このような接続により、トランジスタ
Ｑ１，Ｑ２はベース接地形の増幅器が構成されている。
レベルシフト出力或いは増幅出力はトランジスタＱ１，
Ｑ２のコレクタ電流Ｃより取出される。
このような構成の第１図の回路においては、ベース接地
形の増幅器を構成するトランジスタＱ１とＱ２の共通の
ベース電位が（ＥＣＬ回路Ｕ１の出力のロウレベル）＋
（Ｖbeに）クランプされているので、ＥＣＬ回路Ｕ１の
出力Ｑ，のうちハイレベルになった側のトランジスタ
Ｑ１又はＱ２がカットオフされる。ＥＣＬ回路Ｕ１の出
力Ｑ，のレベルは交互にハイ又はロウになるので、そ
れに応じてトランジスタＱ１，Ｑ２が交互にオンオフさ
れ、トランジスタＱ１，Ｑ２のコレクタタ電極Ｃよりベ
ース接地形固有の増幅率でレベルシフト或いは増幅され
たディジタル信号が取出される。
形の増幅器を構成するトランジスタＱ１とＱ２の共通の
ベース電位が（ＥＣＬ回路Ｕ１の出力のロウレベル）＋
（Ｖbeに）クランプされているので、ＥＣＬ回路Ｕ１の
出力Ｑ，のうちハイレベルになった側のトランジスタ
Ｑ１又はＱ２がカットオフされる。ＥＣＬ回路Ｕ１の出
力Ｑ，のレベルは交互にハイ又はロウになるので、そ
れに応じてトランジスタＱ１，Ｑ２が交互にオンオフさ
れ、トランジスタＱ１，Ｑ２のコレクタタ電極Ｃよりベ
ース接地形固有の増幅率でレベルシフト或いは増幅され
たディジタル信号が取出される。
このような構成の本考案に係るＥＣＬ回路においては、
ＥＣＬ回路の出力信号のレベルシフト或いは増幅をベー
ス接地形のトランジスタＱ１，Ｑ２を用いて行っている
ので、トランジスタＱ１，Ｑ２のＣobの影響が減少し、
エミッタ接地形のトランジスタを用いた第２図の(イ)の
回路に比較して高速のスイッチング動作が可能となる。
又、ベース接地回路を差動にして用い、トランジスタＱ
１とＱ２のベースを共通にしているので、両トランジス
タのベース電位が自動的に定まり、ベースバイアス手段
としては抵抗器Ｒ３だけですみ、第２図(ロ)で示すよう
にバイアス電源ＶBBが不用となり構成が簡略化されたも
のとなる。
ＥＣＬ回路の出力信号のレベルシフト或いは増幅をベー
ス接地形のトランジスタＱ１，Ｑ２を用いて行っている
ので、トランジスタＱ１，Ｑ２のＣobの影響が減少し、
エミッタ接地形のトランジスタを用いた第２図の(イ)の
回路に比較して高速のスイッチング動作が可能となる。
又、ベース接地回路を差動にして用い、トランジスタＱ
１とＱ２のベースを共通にしているので、両トランジス
タのベース電位が自動的に定まり、ベースバイアス手段
としては抵抗器Ｒ３だけですみ、第２図(ロ)で示すよう
にバイアス電源ＶBBが不用となり構成が簡略化されたも
のとなる。
第１図は本考案に係るＥＣＬ回路の一実施例を示す接続
図、第２図(イ)，(ロ)は従来のＥＣＬ回路の接続図であ
る。 Ｕ１…ＥＣＬ回路、Ｑ１，Ｑ２…トランジスタ、Ｒ１，
Ｒ２…負荷抵抗、Ｒ３…バイアス用抵抗器。
図、第２図(イ)，(ロ)は従来のＥＣＬ回路の接続図であ
る。 Ｕ１…ＥＣＬ回路、Ｑ１，Ｑ２…トランジスタ、Ｒ１，
Ｒ２…負荷抵抗、Ｒ３…バイアス用抵抗器。
Claims (1)
- 【請求項１】ベース電極が共通に接続されエミッタ電極
がそれぞれＥＣＬ回路の相補出力の両出力端子に接続さ
れたベース接地形の一対のトランジスタを具備し、この
両トランジスタのエミッタ電極を夫々抵抗を介して負電
源に接続すると共に、両ベース電極を抵抗とコンデンサ
の並列回路を介して接地し、両コレクタ電極を各々抵抗
を介して正の電源に接続すると共に、この両コレクタ電
極の各々より出力を取出すように構成したことを特徴と
するＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984086907U JPH062349Y2 (ja) | 1984-06-12 | 1984-06-12 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984086907U JPH062349Y2 (ja) | 1984-06-12 | 1984-06-12 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611930U JPS611930U (ja) | 1986-01-08 |
| JPH062349Y2 true JPH062349Y2 (ja) | 1994-01-19 |
Family
ID=30638636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984086907U Expired - Lifetime JPH062349Y2 (ja) | 1984-06-12 | 1984-06-12 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH062349Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228309U (ja) * | 1988-08-05 | 1990-02-23 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844822A (ja) * | 1981-09-11 | 1983-03-15 | Nec Corp | Ｃｍｌ相互接続回路 |
| JPS5896425A (ja) * | 1981-12-03 | 1983-06-08 | Nec Corp | 論理レベル変換回路 |
-
1984
- 1984-06-12 JP JP1984086907U patent/JPH062349Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611930U (ja) | 1986-01-08 |
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