JPH07106442A

JPH07106442A - 不揮発性半導体記憶装置

Info

Publication number: JPH07106442A
Application number: JP5242708A
Authority: JP
Inventors: Hisashi Fukuda; 永福田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-09-29
Filing date: 1993-09-29
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】情報書き込み・消去のための電圧を従来に比
べ低減出来る新規な構造の不揮発性半導体記憶装置を提
供すること。【構成】Ｐ型シリコン基板３１と、該基板３１に互い
に離間して設けられたＮ型ソース領域３５及びＮ型ドレ
イン領域３７とを具える。さらに、ソース領域３５及び
ドレイン領域３７の間の半導体基板部分３１ａ（チャネ
ル領域３１ａ）の一部を凸状部分３９としてある。トン
ネル絶縁膜４１、浮遊ゲート電極４３、ゲート間の層間
絶縁膜４５及び制御ゲート電極４７を、前記凸状部分３
９並びにチャネル領域３１ａ含む領域上に設ける。【効果】トンネル絶縁膜４１の、凸状部分３９上の部
分では他の部分より電界強度が高くなるので低電圧でも
トンネル電流が発生し易くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に電気的に情報の書き込み及び消去がで
きる不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、絶縁体に囲
まれた浮遊ゲート中に電子を注入することにより情報を
書き込むことができ、然も、外部よりエネルギーを与え
られなくても蓄積情報を長期間保持できる装置である。
この種の装置は、書き込まれた情報を電気的に一括消去
できる機能を有する型のもの（フラッシュ型不揮発性メ
モリ装置とも称される。）の進歩により、再び注目され
ている。

【０００３】不揮発性半導体記憶装置の種々の従来例
は、例えば文献Ｉ（「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ」、１９９１年、４月号、Ｐ．９４〜９
８、プレスジャナール）に開示されている。

【０００４】図１１は、文献Ｉに開示されている各種の
不揮発性半導体記憶装置のうちのＥＴＯＸ（ＥＰＲＯＭ
ｗｉｔｈＴｕｎｎｅｌＯｘｉｄｅ）セルと称され
るものの構成を概略的に示した断面図である。

【０００５】このＥＴＯＸセルは、Ｐ型半導体基板１１
と、該半導体基板１１に互いは離間して設けられたＮ⁺
型ソース領域１３及びＮ⁺型ドレイン領域１５と、これ
らソース領域１３及びドレイン領域１５間の基板部分１
１ａを含む領域上に順次に積層されているトンネル絶縁
膜１７、浮遊ゲート電極１９、層間絶縁膜２１及び制御
ゲート電極２３とを具える構成とされている。トンネル
絶縁膜１７は非常に薄い膜厚のものとされ、例えば１Ｍ
ビット以上の容量の不揮発性半導体記憶装置では、１０
ｎｍないしはそれ以下の膜厚のシリコン酸化膜（ＳｉＯ
₂）で構成される。なお、この例のＥＴＯＸセルでは、
ドレイン領域１５の下側に当たる基板部分にＰ型不純物
層２５が設けられ、また、ソース領域１３の下側に当た
る基板部分にＮ型不純物層２７が設けられている。前者
のＰ型不純物層２５は、ＥＴＯＸセルの書き込み効率向
上のためであり、後者のＮ型不純物層２７はＥＴＯＸセ
ルを消去動作させた際に発生するバンド間トンネル電流
を抑制するためである。

【０００６】この不揮発性半導体記憶装置では、情報の
読み出しは一般に次のようになされる。この装置におい
て、浮遊ゲート電極１９に電子が多数注入されている場
合は、制御ゲート電極２３に所定電圧を印加しても、ソ
ース領域１３及びドレイン領域１５間の基板部分１１ａ
（チャネルが形成される部分。以下、「チャネル領域１
１ａ」ともいう。）の導電型は反転しない。このため、
Ｎ⁺ソース領域１３とＮ⁺ドレイン領域１５との間に電
流が流れず、トランジスタはオフ状態のままである。一
方、浮遊ゲート電極１９内に電子が注入されていない場
合は、制御ゲート電極２３に所定電圧を印加するとチャ
ネル領域１１ａは容易にその導電型が反転するのでソー
ス及びドレイン領域１３、１５間に電流が流れることに
なるからトランジスタはオン状態になる。これらトラン
ジスタのオフ状態／オン状態を利用して「０」及び
「１」の情報が構成され、この状態が読み出される。

【０００７】また、情報の書き込み及び消去は一般に次
のようになされる。先ず、浮遊ゲート電極１９へ電子を
注入する（情報書き込みする）動作においては、ドレイ
ン領域１５と半導体基板１１との間に正の逆バイアス電
圧（約５Ｖ）が印加され、制御ゲート電極２３には浮遊
ゲート電極１９の電位が約１０Ｖになるような高電圧が
印加される。ソース領域１３から流出した電子は浮遊ゲ
ート電極１０の電位にひかれるので、トンネル絶縁膜１
７を通過して浮遊ゲート電極１９に注入される（情報が
書き込まれる）。一方、浮遊ゲート電極１９から電子を
抜き取る（情報を消去する）動作においては、ソース領
域１３に正の電圧を印加するとトンネル電流がソース領
域１３及び浮遊ゲート電極１９間に流れるので、電子は
浮遊ゲート電極１９からソース領域１３へ抜取られるこ
とになり、情報が消去される。

【０００８】上述の情報書き込み動作や情報消去動作に
おいて必要になる高電圧は、一般に、不揮発性半導体記
憶装置中に昇圧回路（図示せず）を設けこれにより電源
電圧を昇圧することにより生成される。

【０００９】

【発明が解決しようとする課題】しかしながら、昇圧回
路を不揮発性半導体装置中に設けるためにはそのための
領域を半導体基板に確保する必要があるので、その分、
不揮発性半導体記憶装置の小型化や高集積化を進める上
で支障になる。でき得れば、昇圧回路を除去できること
が望まれる。

【００１０】昇圧回路を除去するためには情報書き込み
及び消去のための電圧の低電圧化を図る必要がある。そ
のための一方法としてトンネル絶縁膜の膜厚をさらに薄
くすることが考えられる。しかし、トンネル絶縁膜の膜
厚をあまり薄くするとトンネル絶縁膜の絶縁破壊が発生
し易くなること、及びリーク電流が増加するなどの問題
がある。これを回避するため、トンネル絶縁膜の形成方
法を工夫したり、異種材料の積層体でシリコン酸化膜を
構成する等して、薄くかつ高品質なトンネル絶縁膜を得
る研究も進められているが、トンネル絶縁膜の膜厚を薄
くすることなく（現状レベル程度若しくはそれより厚い
膜厚で）情報書き込み及び消去のための電圧の低電圧化
が図れれば、例えば以下のような点からも有利である。
すなわち、情報の書き込み及び消去動作が実行される
と、トンネル絶縁膜はストレスを受ける。このストレス
は情報の書き換え回数に比例して増加する。トンネル絶
縁膜のストレスが大きくなると情報の保持特性の劣化及
び情報の有効書き換え回数の低下が生じる。これら情報
の書き換え回数や情報保持時間とトンネル絶縁膜の膜厚
とは相互関係がある。一般に厚い膜厚（例えば２０ｎｍ
以上の膜厚）のトンネル絶縁膜を使用すると、トンネル
絶縁膜に印加される電界が小さくなるので、情報の有効
書き換え回数を増加させることができると共に、情報保
持時間を延長することができるのである。

【００１１】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は情報書き込み・消去
のための電圧を従来に比べ低減出来る新規な構造の不揮
発性半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、第１導電型の半導体基板と、該
半導体基板に互いは離間して設けられた第２導電型の第
１及び第２の不純物領域と、これら第１及び第２の不純
物領域間の半導体基板部分を含む領域上に順次に積層さ
れている第１の絶縁膜、第１の導電体層、第２の絶縁膜
及び第２の導電体層とを具える不揮発性半導体記憶装置
において、第１の不純物領域と、第２の不純物領域と、
これら第１及び第２の不純物領域間の半導体基板部分と
で構成される領域の一部を凸状としてあり、第１の絶縁
膜、第１の導電体層、第２の絶縁膜及び第２の導電体層
を、前記凸状部分の少なくとも一部並びに前記第１及び
第２の不純物領域間の半導体基板部分を含む領域上に設
けてあることを特徴とする。

【００１３】この発明の実施に当たり、前記凸状部分は
設計に応じ種々の構成とできる。例えば、以下の（ａ）
〜（ｃ）のそれぞれの構成及びそれらを組み合わせた構
成は凸状部分の構成例として好適である。

【００１４】（ａ）前記凸状部分を、前記第１及び第２
の不純物領域間の半導体基板部分の少なくとも一部を凸
状にすることにより構成する。

【００１５】（ｂ）前記凸状部分を、前記第２導電型の
第１及び第２の不純物領域の少なくとも一方を前記半導
体基板上に積層形成することにより構成する。

【００１６】（ｃ）前記凸状部分を、前記第２導電型の
第１及び第２の不純物領域間の半導体基板部分の少なく
とも一部を凹状とすることでその周囲に生じる凸状部に
より構成する。

【００１７】なお、凸状部分の高さ、形状、大きさ及び
個数は設計に応じて設定するのが良い。例えば、チャネ
ル領域にそのゲート電極の幅方向に沿って凸状部分を複
数個設けるような構成とすることもできる。

【００１８】

【作用】この発明の構成によれば、第１の不純物領域
と、第２の不純物領域と、これら第１及び第２の不純物
領域間の半導体基板部分とで構成される領域（ソース領
域、ドレイン領域及びチャネル領域で構成される領域）
の一部に凸状部分を有し、しかも、該凸状部分及びチャ
ネル領域を含む領域上にトンネル絶縁膜を有した構造が
得られる。この構造において、トンネル絶縁膜両端に電
圧を印加するとトンネル絶縁膜の凸状部分上の部分では
他の部分より電界強度が増加するので、凸状部分を設け
ない場合より低い電圧でトンネル電流が生じる。したが
って、情報書き込み及び消去時に必要な電圧を従来より
低減できる。

【００１９】

【実施例】以下、図面を参照してこの発明の不揮発性半
導体記憶装置（以下、「装置」と略称することもあ
る。）の実施例について説明する。なお、説明に用いる
各図はこの発明を理解出来る程度に各構成成分の寸法、
形状及び配置関係を概略的に示してあるにすぎない。ま
た、各図において同様な構成成分には同一の番号を付し
て示しその重複説明を省略する。また、以下の実施例で
は、第１導電型の半導体基板をＰ型シリコン基板、この
Ｐ型シリコン基板に互いは離間して設けられた第２導電
型の第１及び第２の不純物領域をＮ型ソース領域及びＮ
型ドレイン領域とし、第１の絶縁膜をトンネル絶縁膜、
第１の導電体層を浮遊ゲート電極、第２の絶縁膜を層間
絶縁膜、第２の導電体層を制御ゲート電極とそれぞれ考
えて説明をする。

【００２０】１．第１実施例図１はこの発明の第１実施例の装置の構造を示した断面
図である。図１において、３１はＰ型シリコン基板、３
３はＰ型シリコン基板３１にメモリセル領域を画成する
ための厚いシリコン酸化膜から成るフィールド酸化膜で
ある。この装置は、フィールド酸化膜３３で囲われたア
クティブ領域（Ｐ型シリコン基板部分）に、Ｎ型ドレイ
ン領域３５及びＮ型ドレイン領域３７をそれぞれ具え
る。さらに、Ｎ型ドレイン領域３５及びＮ型ドレイン領
域３７との間の基板部分３１ａ（以下、「チャネル領域
３１ａ」とも称する。）の少なくとも一部を凸状として
あり、該この凸状部分３９及びチャネル領域３１ａを含
む領域上に、トンネル絶縁膜４１、浮遊ゲート電極４
３、層間絶縁膜４５及び制御ゲート電極４７をこの順に
具えている。凸状部分３９は、この実施例の場合、チャ
ネル領域３１ａの中央部分にチャネル領域３１ａの全面
積に対し一部の面積に相当するよう設けてある。凸状部
分３９のチャネル領域に占める割合は設計に応じ決定で
きる。

【００２１】なお、図１において、４９ａはＮ型ソース
領域３５と電極５５ａとを接続するための導電層、４９
ｂはＮ型ソース領域３７と電極５５ｂとを接続するため
の導電層、５１ａ，５１ｂはそれぞれ絶縁膜、５３は中
間絶縁膜、５３ａはコンタクトホール、５５ａ，５５ｂ
は上述の電極である。

【００２２】ここで、トンネル絶縁膜４１などの各薄膜
や各層の構成材料は特に限定されず任意好適なものとで
きる。この実施例では、トンネル絶縁膜４１は、膜厚１
０〜２０ｎｍ好ましくは１０〜１５ｎｍのシリコン酸化
膜若しくはこれを主とする絶縁膜で構成している。ま
た、浮遊ゲート電極４３及び制御ゲート電極４７夫々は
ポリシリコン膜で構成している。また、第２絶縁膜はシ
リコン酸化膜若しくはこれを主とする絶縁膜で構成して
いる。

【００２３】この第１実施例の装置では情報の書き込み
及び消去動作は以下に説明するように行われる。図２
（Ａ）及び（Ｂ）はその説明に供する図である。

【００２４】まず、情報を書き込むための動作を行うた
めには、図２（Ａ）に示すように、基板３１、ソース領
域３５及びドレイン領域３７をそれぞれ接地電位としパ
ルス電源ＰＧにより正のパルス（＋５Ｖ）を制御ゲート
電極４７に印加する。これにより、トンネル絶縁膜４１
に電界がかかるが、特に、ソース領域３５及びドレイン
領域３７間の基板部分の凸状部分３９上に当たるトンネ
ル絶縁膜部分の電界は他の部分より高くなるのでこの部
分でトンネル電流の発生が容易になる。したがって、電
源電圧を特に上昇させることなく（従来のように１０数
ボルトまで上げることなく）、浮遊ゲート電極４３へ電
子を注入できる。一方、情報を消去するための動作を行
うためには、図２（Ｂ）に示すように、基板３１、ソー
ス領域３５及びドレイン領域３７をそれぞれ接地電位と
しパルス電源ＰＧにより負のパルス（−５Ｖ）を制御ゲ
ート電極４７に印加する。これにより、浮遊ゲート電極
４３に蓄積されていた電子はファウラ・ノルドハイム
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流となってソー
ス領域３５側に抜き取られる。

【００２５】上述の説明から、この第１実施例の装置で
は情報の書き込み及び消去のための電圧を従来より低く
出来ることがわかる。また、トンネル絶縁膜４１の膜厚
を１０〜２０ｎｍと比較的厚く出来るので高電界ストレ
スに起因する誘起電流を発生させることがない。

【００２６】次に、この第１実施例の理解を深めるため
に、第１実施例の装置の製造方法の一例を図３（Ａ）〜
（Ｃ）及び図４（Ａ）、（Ｂ）を参照して説明する。な
お、これら図はいずれも、本製造工程中の主な工程での
試料の様子を図１に対応する断面により示した図であ
る。

【００２７】まず、例えば比抵抗が５〜７Ω・ｃｍで、
面方位が（１００）であるＰ型シリコン基板３１を用意
する。次に、アクティブ領域またはメモリセル領域を形
成するためにこの基板３１に公知の局部酸化技術を用い
てフィールド酸化膜３３を形成する。次に、シリコン基
板３１全表面に厚み約０．１μｍの酸化膜６１を形成す
る。この酸化膜６１は、例えば、シラン（ＳｉＨ₄）と
酸素（Ｏ₂）との混合ガスを原料ガスを熱分解させる
（反応式で示せばＳｉＨ₄＋Ｏ₂→ＳｉＯ₂＋２Ｈ
₂↑）ＣＶＤ法により形成出来る。

【００２８】次に、ホウ素イオンを酸化膜６１を通して
基板３１に注入する（図３（Ａ））。このときのイオン
注入条件は、例えば、加速エネルギーが１３０〜１５０
ＫｅＶで、ドーズ量が１〜２×１０¹³ｉｏｎｓ／ｃｍ²
の条件とすれば良い。

【００２９】次に、酸化膜６１上に０．５〜１．０μｍ
の厚さのホトレジスト層（図示せず）を形成した後、こ
のホトレジスト層を選択的にパターニングし、該パター
ニングしたレジスト層をマスクとして酸化膜６１を選択
的にエッチングしマスク層６１ａを得る（図３
（Ａ））。ここでは、マスク層６１ａの幅Ｗが０．３〜
０．４μｍ程度となるよう上記パターニングなどを行っ
た。

【００３０】次に、マスク層６１ａをエッチングマスク
として使用し、リアクティブイオンエッチング（ＲＩ
Ｅ）法によりシリコン基板３１を所定量エッチングす
る。エッチング深さは設計に応じ決定する。マスク層６
１ａにより覆われている基板部分はエッチングされない
のでこの部分が凸状になりこの結果凸状部分３９が得ら
れる（図３（Ｃ））。

【００３１】次に、この試料をドライ酸素雰囲気中で熱
処理することにより試料表面に膜厚１０〜２０ｎｍ好ま
しくは１０〜１５ｎｍの熱成長シリコン酸化膜（トンネ
ル酸化膜）４１を形成する。この酸化過程で凸状部分３
９上には周辺部に比べ約５〜１０％薄い膜厚の酸化膜が
形成される（図４（Ａ））。この発明では凸状部分３９
を有するという構造上の特徴自体で凸状部分での電界強
度が高められるが、ここで述べた製造方法で凸状部分に
形成される酸化膜が他の部分より薄くなるということで
も電界集中の作用がさらに高まる。

【００３２】次に、この試料上全面に膜厚約１００ｎｍ
のポリシリコン層を堆積し（図示せず）、その後、この
ポリシリコン層に拡散法によりリン（Ｐ）をその濃度が
１０²³ｃｍ^-3オーダになるように拡散させる。これによ
りポリシリコン層は導電層に変換される。この導電層は
浮遊ゲート電極形成用に用いられる層である。次に、ゲ
ート間の層間絶縁膜形成用として通常のＣＶＤ法及び熱
酸化処理により上記導電層の表面にＯＮＯ（Ｏｘｉｄｅ
−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜（図示せず）を形成
する。さらに、このＯＮＯ膜上に制御ゲート電極形成用
として導電性のポリシリコン層（図示せず）を形成す
る。次にこれら導電性のポリシリコン層、ＯＮＯ膜及び
導電性のポリシリコン層を、これらが凸状部分３９及び
チャネル領域３１ａを含む領域（この例では凸状部分３
９はチャネル領域３１ａに含まれているのでチャネル領
域３１ａを含む領域）上に残存するように、公知のリソ
グラフィ技術及びエッチング技術によりそれぞれパター
ニングして、浮遊ゲート電極４３、層間絶縁膜４５及び
制御ゲート電極４７をそれぞれ得る。次に、この試料に
対しソース領域及びドレイン領域を得るためにリンイオ
ンをイオン注入法により注入する。このときのイオン注
入条件は、例えば、加速エネルギーが３０ＫｅＶで、ド
ーズ量が３×１０¹⁵ｉｏｎｓ／ｃｍ²の条件とすれば良
い。次に、この試料に対し不純物の活性化のためのアニ
ールを窒素雰囲気中で９００℃の温度で３０分行う。こ
の一連の処理によりＮ型ソース領域３５及びＮ型ドレイ
ン領域３７をそれぞれ得る（図４（Ｂ））。

【００３３】次に、ソース領域３５及びドレイン領域３
７を露出させるためにトンネル絶縁膜４１の該当部分を
除去し、その後、ソース領域３５若しくはドレイン領域
３７に接するように導電層４９ａ，４９ｂを公知の方法
によりそれぞれ形成し、さらに絶縁膜５１ａ，５１ｂ及
び中間絶縁膜５３を形成する。次に、中間絶縁膜５３の
所定部にコンタクトホール５３ａを公知の方法により形
成する。次に、この試料全面に約１μｍの厚みの配線形
成用薄膜例えばアルミニウム（Ａｌ）を例えばスパッタ
法により形成し、その後、該配線形成用薄膜を電極５５
ａ，５５ｂ（図１参照）形状にパターニングする。これ
により第１実施例の装置が得られる。

【００３４】２．第２実施例上述の第１実施例では凸状部分をソース領域３５及びド
レイン領域３７間の基板部分（チャネル領域）３１ａの
中央部分に設ける例としたが、凸状部分をソース領域及
びドレイン領域の少なくともソース領域側に設けるよう
にしても良い。この第２実施例はその例であって、ソー
ス領域及びドレイン領域それぞれを凸状としている例で
ある。図５（Ａ）及び（Ｂ）はこの第２実施例の装置の
構造を説明するための断面図である。いずれの図も図１
に対応する断面によって示してある。

【００３５】この第２実施例の装置では、図２（Ａ）に
示したように、ソース領域３５びドレイン領域３７をＰ
型シリコン基板３１上に積層形成する（この構造の製法
は後に説明する。）。このようにすることで、ソース領
域３５及びドレイン領域３７は基板３１から見て凸状に
なるので、ソース領域３５及びドレイン領域３７で構成
される凸状部分３９ａが構成される。そして、この第２
実施例では、凸状部分３９ａの一部すなわちＮ型ドレイ
ン領域３５及びＮ型ドレイン領域３７それぞれのチヤネ
ル領域側と、チャネル領域３１ａとで構成される領域上
に、トンネル絶縁膜４１、浮遊ゲート電極４３、層間絶
縁膜４５及び制御ゲート電極４７をこの順に具えてい
る。また、導電層４９ａ，４９ｂ，中間絶縁膜５３及び
電極５５ａ，５５ｂ等を第１実施例と同様に具える。、
なお、この図５において、５７は、浮遊ゲート電極４
３、層間絶縁膜４５及び制御ゲート電極４７で構成され
る積層体の側壁に設けた絶縁膜からなるサイドウオール
である。ただし、サイドウオール５７はこの発明の目的
に対して必須というものではない。

【００３６】なお、図５（Ａ）の例ではソース領域３５
及びドレイン領域３７各々の全体が基板３１上に凸状に
存在する例であったが、図５（Ｂ）に示したようにソー
ス領域３５及びドレイン領域３７各々の一部が基板３１
中に形成され他の部分が基板表面から凸状になるように
構成しても良い。この場合は、ソース領域３５及びドレ
イン領域３７各々の基板３１表面から凸状になっている
部分でこの発明でいう凸状部分３９ｂが構成される。

【００３７】この第２実施例の装置での情報の書き込み
及び消去動作について、図５（Ａ）を用いて説明した装
置を例に挙げて説明する。図６（Ａ）及び（Ｂ）はその
説明に供する図である。

【００３８】まず、情報を書き込むための動作を行うた
めには、図６（Ａ）に示すように、基板３１、ソース領
域３５及びドレイン領域３７をそれぞれ接地電位としパ
ルス電源ＰＧにより正のパルス（＋５Ｖ）を制御ゲート
電極４７に印加する。これにより、トンネル絶縁膜４１
に電界がかかるが、特に、凸状部分３９ａを構成するソ
ース領域３５及びドレイン領域３７上に当たるトンネル
絶縁膜部分の電界は他の部分より高くなるのでこの部分
でトンネル電流の発生が容易になる。したがって、電源
電圧を特に上昇させることなく（従来のように１０数ボ
ルトまで上げることなく）、浮遊ゲート電極４３へ電子
を注入できる。一方、情報を消去するための動作を行う
ためには、図６（Ｂ）に示すように、基板３１、ソース
領域３５及びドレイン領域３７をそれぞれ接地電位とし
パルス電源ＰＧにより負のパルス（−５Ｖ）を制御ゲー
ト電極４７に印加する。これにより、浮遊ゲート電極４
３に蓄積されていた電子はファウラ・ノルドハイム（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流となってソース領
域３５側に抜き取られる。

【００３９】上述の説明から、この第２実施例の装置に
おいても情報の書き込み及び消去のための電圧を従来よ
り低く出来ることがわかる。また、この第２実施例にお
いても、トンネル絶縁膜４１の膜厚を１０〜２０ｎｍと
比較的厚く出来るので高電界ストレスに起因する誘起電
流を発生させることがない。

【００４０】次に、この第２実施例の理解を深めるため
に、第２実施例の装置の製造方法の一例を図７（Ａ）〜
（Ｄ）、図８（Ａ）〜（Ｃ）及び図９（Ａ）〜（Ｃ）を
参照して説明する。なお、これら図はいずれも、本製造
工程中の主な工程での試料の様子を図５に対応する断面
により示した図である。

【００４１】まず、第１実施例において図３（Ａ）を参
照して説明した手順と同様な手順によりＰ型シリコン基
板３１にフィールド酸化膜３３を形成し、さらに、シリ
コン基板３１全表面に厚み約０．１μｍの酸化膜６１を
形成する（図７（Ａ））。

【００４２】次に、酸化膜６１上に０．５〜１．０μｍ
の厚さのホトレジスト層（図示せず）を形成した後、こ
のホトレジスト層を選択的にパターニングし、該パター
ニグされたレジスト層をマスクとして酸化膜６１を選択
的にエッチングしマスク層６１ｂを得る（図７
（Ｂ））。ここでマスク層６１ｂはチャネル領域３１ａ
（図５参照）を覆うように形成する。

【００４３】次に、シリコン基板３１のマスク層６１ｂ
から露出している部分上にｎ型不純物添加のエピタキシ
ャルシリコン層を選択的に成長させてソース領域３５及
びドレイン領域３７をそれぞれ得る（図７（Ｃ））。こ
れは、原料ガスとしてＳｉＨ₄と１％ホスフィンとを混
合したガスを用いかつ成長温度を８００〜１０００℃の
温度としたＣＶＤ法により行える。

【００４４】次に、マスク層６１ｂを選択的に除去する
（図７（Ｄ））。

【００４５】次に、この試料をドライ酸素雰囲気中で熱
処理することにより試料表面に膜厚１０〜２０ｎｍ好ま
しくは１０〜１５ｎｍの熱成長シリコン酸化膜（トンネ
ル酸化膜）４１を形成する（図８（Ａ））。

【００４６】次に、この試料上全面に膜厚約１００ｎｍ
のポリシリコン層４３ａを堆積し、その後、このポリシ
リコン層４３ａに拡散法によりリンをその濃度が１０²³
ｃｍ^-3オーダになるように拡散させる。これによりポリ
シリコン層４３ａは導電層に変換される。この導電層は
浮遊ゲート電極形成用に用いられる層である。次に、ゲ
ート間の層間絶縁膜形成用として通常のＣＶＤ法及び熱
酸化処理により上記導電層の表面にＯＮＯ（Ｏｘｉｄｅ
−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜４５ａを形成する。
さらに、このＯＮＯ膜４５ａ上に制御ゲート電極形成用
として導電性のポリシリコン層４７ａを形成する（図８
（Ｂ））。次にこれら導電性のポリシリコン層４３ａ、
ＯＮＯ膜４５ａ及び導電性のポリシリコン層４７ａを、
これらがソース領域３５及びドレイン領域３７夫々のチ
ャネル領域側部分と、チャネル領域３１ａとで構成され
る領域上に残存するように、公知のリソグラフィ技術及
びエッチング技術によりそれぞれパターニングして、浮
遊ゲート電極４３、層間絶縁膜４５及び制御ゲート電極
４７をそれぞれ得る（図８（Ｃ））。

【００４７】次に、この試料に上全面にＣＶＤ法を用い
て絶縁膜として例えばシリコン酸化膜５７ａを形成する
（図９（Ａ））。

【００４８】次に、このシリコン酸化膜５７ａをそれ
が、浮遊ゲート電極４３、層間絶縁膜４５及び制御ゲー
ト電極４７で構成される積層体の側壁に選択的に残存す
るようにエッチングしてサイドウオール５７を得る（図
９（Ｂ））。これは例えば異方性エッチング技術により
行える。

【００４９】次に、ソース領域３５及びドレイン領域３
７を露出させるためにトンネル絶縁膜４１の該当部分を
除去し、その後、ソース領域３５若しくはドレイン領域
３７に接するように導電層４９ａ，４９ｂを公知の方法
によりそれぞれ形成し、さらに絶縁膜５１ａ，５１ｂ及
び中間絶縁膜５３を形成する。次に、中間絶縁膜５３の
所定部にコンタクトホール５３ａを公知の方法により形
成する。次に、この試料全面に約１μｍの厚みの配線形
成用薄膜例えばアルミニウム（Ａｌ）を例えばスパッタ
法により形成し、その後、該配線形成用薄膜を電極５５
ａ，５５ｂ（図１参照）形状にパターニングする。これ
により第２実施例の装置が得られる。

【００５０】３．第３実施例上述の第１実施例ではチヤネル領域３１ａの一部を凸状
とすることで凸状部分３９を構成する例であり、第２実
施例はソース領域及びドレイン領域の少なくとも一方を
基板上に積層形成することにより凸状部分３９ａを構成
する例であったが、基板の一部に凹部を設けその周囲の
凸部を利用してこの発明でいう凸状部分を構成しても良
い。この第３実施例はその例である。この第３実施例の
構造をその製法例に従い説明する。図１０（Ａ）〜
（Ｄ）はその説明に供する工程図である。

【００５１】まず、第１実施例において図３（Ａ）を参
照して説明した手順と同様な手順によりＰ型シリコン基
板３１にフィールド酸化膜３３を形成し、さらに、シリ
コン基板３１全表面に厚み約０．１μｍの酸化膜６１を
形成する（図１０（Ａ））。

【００５２】次に、酸化膜６１上に０．５〜１．０μｍ
の厚さのホトレジスト層（図示せず）を形成した後、こ
のホトレジスト層を選択的にパターニングし、該パター
ニグされたレジスト層をマスクとして酸化膜６１を選択
的にエッチングしマスク層６１ｃを得る（図１０
（Ｂ））。ここでマスク層６１ｃは、基板３１の、チャ
ネル領域３１ａ（図５参照）となる予定領域を露出しそ
れ以外の部分を覆うように形成する。

【００５３】次に、マスク層６１ｃをエッチングマスク
として使用し、リアクティブイオンエッチング（ＲＩ
Ｅ）法によりシリコン基板３１を所定量エッチングす
る。エッチング深さは設計に応じ決定する。マスク層６
１ｃにより覆われていない基板部分は凹部７１となりそ
れ以外の部分は凸部７３となる（図１０（Ｃ））。

【００５４】この試料に、第１及び第２実施例において
説明した方法によりトンネル酸化膜４１、浮遊ゲート電
極４３、ゲート電極間の層間絶縁膜４５及び制御ゲート
電極４７と、ソース領域３５と、ドレイン領域３７とを
夫々形成する（図１０（Ｄ））。さらに、導電層４９
ａ，４９ｂ、中間絶縁膜５３、コンタクトホール５３
ａ，電極５５ａ，５５ｂなどを形成する（図１、図５参
照）。ただし、上記凸部７３にソース領域３５及ぶドレ
イン領域３７がそれぞれ形成されるようにする。この構
造ではソース領域３５及びドレイン領域３７はチャネル
領域に比べ凸状になるのでこれらソース領域３５及びド
レイン領域３７によりこの発明でいう凸状部分３９ｃが
構成される（図１０（Ｄ）参照）。この方法により得ら
れる構造は第２実施例において図５（Ｂ）を参照して説
明した構造に類似の構造になる。

【００５５】なお、上述の各実施例では凸状部分の位置
を特定位置として説明したが、凸状部分を設ける位置は
実施例の例に限られず設計に応じて任意に変更出来るこ
とは明らかである。また、上述の各構造を得るための製
造方法は一例にすぎずこの発明はこれら方法に限定され
るものではない。

【００５６】

【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性半導体記憶装置によれば、ソース領
域、ドレイン領域及びチャネル領域で構成される領域の
一部を凸状とし、しかも、該凸状部分の少なくとも一部
及びチャネル領域を含む領域上にトンネル絶縁膜を設け
るようにしたので、トンネル絶縁膜に電圧を印加すると
前記凸状部分上のトンネル絶縁膜部分では他の部分より
電界強度が増加する。このため、凸状部分を設けない場
合より低い電圧でトンネル電流が生じる。したがって、
情報書き込み及び消去時に必要な電圧を従来より低減で
きる。これは、従来必要とされていた昇圧回路を不要に
出来ることが期待出来るので単一電源により動作する装
置の実現が期待出来る。

【００５７】また、トンネル絶縁膜の膜厚を薄くするこ
となく（従来レベル若しくはそれより厚い膜厚（実施例
の例で言えば１０〜２０ｎｍという膜厚）でも）情報書
き込みおよび消去電圧の低減が図れるので、トンネル絶
縁膜のストレス劣化が抑制できる。このため、情報書き
込みおよび消去回数並びに情報保持特性を向上させるこ
とが出来る。

【００５８】また、ソース領域を凸状とする構成の場合
では、空乏層がソース領域直下に形成されるのでバンド
間トンネル電流が抑止出来る。このため、正孔に起因す
るトンネル絶縁膜の劣化を起こりにくくできる。

【図面の簡単な説明】

【図１】この発明の第１実施例の装置の構造説明に供す
る要部断面図である。

【図２】（Ａ）及び（Ｂ）は、第１実施例の装置の動作
説明図である。

【図３】（Ａ）〜（Ｃ）は、第１実施例の装置の製法例
の説明図である。

【図４】（Ａ）及び（Ｂ）は、第１実施例の装置の製法
例の図３に続く説明図である。

【図５】（Ａ）及び（Ｂ）それぞれは、この発明の第２
実施例の装置の構造説明に供する要部断面図である。

【図６】（Ａ）及び（Ｂ）は、第２実施例の装置の動作
説明図である。

【図７】（Ａ）〜（Ｄ）は、第２実施例の装置の製法例
の説明図である。

【図８】（Ａ）〜（Ｃ）は、第２実施例の装置の製法例
の図７に続く説明図である。

【図９】（Ａ）〜（Ｃ）は、第２実施例の装置の製法例
の図８に続く説明図である。

【図１０】（Ａ）〜（Ｄ）は、第３実施例の装置の説明
に供する図である。

【図１１】従来技術の説明図である。

【符号の説明】

３１：第１導電型の半導体基板（Ｐ型シリコン基板）３１ａ：第１及び第２の不純物領域間の半導体基板部分
（チャネル領域）３３：フィールド絶縁膜３５：第２導電型の第１の不純物領域（Ｎ型ソース領
域）３７：第２導電型の第２の不純物領域（Ｎ型ドレイン領
域）３９：凸状部分４１：第１の絶縁膜（トンネル絶縁膜）４３：第１の導電体層（浮遊ゲート電極）４５：第２の絶縁膜（ゲート電極間の層間絶縁膜）４７：第２の導電体層（制御ゲート電極）３９ａ：第２実施例での凸状部分３９ｂ：第２実施例での他の態様の凸状部分３９ｃ：第３実施例での凸状部分

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、該半導体基
板に互いに離間して設けられた第２導電型の第１及び第
２の不純物領域と、これら第１及び第２の不純物領域間
の半導体基板部分を含む領域上に順次に積層されている
第１の絶縁膜、第１の導電体層、第２の絶縁膜及び第２
の導電体層とを具える不揮発性半導体記憶装置におい
て、第１の不純物領域と、第２の不純物領域と、これら第１
及び第２の不純物領域間の半導体基板部分とで構成され
る領域の一部を凸状としてあり、第１の絶縁膜、第１の導電体層、第２の絶縁膜及び第２
の導電体層を、前記凸状部分の少なくとも一部並びに前
記第１及び第２の不純物領域間の半導体基板部分を含む
領域上に設けてあることを特徴とする不揮発性半導体記
憶装置。
【請求項２】請求項１に記載の不揮発性半導体記憶装
置において、前記凸状部分は、前記第１及び第２の不純物領域間の半
導体基板部分の少なくとも一部を凸状にすることにより
構成してあることを特徴とする不揮発性半導体記憶装
置。
【請求項３】請求項１に記載の不揮発性半導体記憶装
置において、前記凸状部分は、前記第２導電型の第１及び第２の不純
物領域の少なくとも一方を前記半導体基板上に積層形成
することにより構成してあることを特徴とする不揮発性
半導体記憶装置。
【請求項４】請求項１に記載の不揮発性半導体記憶装
置において、前記凸状部分は、前記第２導電型の第１及び第２の不純
物領域間の半導体基板部分の少なくとも一部を凹状とす
ることでその周囲に生じる凸状部により構成してあるこ
とを特徴とする不揮発性半導体記憶装置。