JPS61123153A - ゲ−トアレイｌｓｉ装置 - Google Patents
ゲ−トアレイｌｓｉ装置Info
- Publication number
- JPS61123153A JPS61123153A JP59243345A JP24334584A JPS61123153A JP S61123153 A JPS61123153 A JP S61123153A JP 59243345 A JP59243345 A JP 59243345A JP 24334584 A JP24334584 A JP 24334584A JP S61123153 A JPS61123153 A JP S61123153A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- wiring
- circuit
- contact hole
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ｒ−）アレイＬＳＩ装置に関し、特に多入力
論理機能を有する出力回路の入力端子を極めて簡単な構
成によって容易に所定電位にクリップできるようにした
ｒ−）アレイＬＳＩ装置に関する。
論理機能を有する出力回路の入力端子を極めて簡単な構
成によって容易に所定電位にクリップできるようにした
ｒ−）アレイＬＳＩ装置に関する。
（従来の技術）。
ゲートアレイＬＳＩ装置においては、第３図に示すよう
に、半導体テップ１上に、複数の内部ゲートセル２を７
レイ状に配設し、これらの内部グー・トセル２０周辺に
複数の入出力セル３が配設されている。そして、顧客等
の呈示した論理回路図に基づきこれらの各セル間をアル
ミ配線等によって接続することにより所望の機能を有す
るＬＳＩ装置が製作される。
に、半導体テップ１上に、複数の内部ゲートセル２を７
レイ状に配設し、これらの内部グー・トセル２０周辺に
複数の入出力セル３が配設されている。そして、顧客等
の呈示した論理回路図に基づきこれらの各セル間をアル
ミ配線等によって接続することにより所望の機能を有す
るＬＳＩ装置が製作される。
最近、このようなｆゲートアレイＬＳＩ装置において、
人出力セルに組込まれた人出力２７７７回路に論理機能
を持たせることが行なわれている。第４図は、このよう
な論理機能を有する入出力セルの構造を有し、第５図は
この入出力セル内に組込まれた人出力２７７７回路の構
成を示す。入出力セルは、第４図に示すように、外部回
路との接続用の？ンディングーｐ４ ｙド４、人力保護
回路５、入力用トランジスタ６、出力用トランジスタ７
、および論理用トランジスタ８を具備する。これらの各
回路要素のうちトランジスタは拡散層等によって形成さ
れるドレインまたはソース領域９、および多結晶シリコ
ン層等によって形成されるｒ−ト電極１０等によって構
成される。
人出力セルに組込まれた人出力２７７７回路に論理機能
を持たせることが行なわれている。第４図は、このよう
な論理機能を有する入出力セルの構造を有し、第５図は
この入出力セル内に組込まれた人出力２７７７回路の構
成を示す。入出力セルは、第４図に示すように、外部回
路との接続用の？ンディングーｐ４ ｙド４、人力保護
回路５、入力用トランジスタ６、出力用トランジスタ７
、および論理用トランジスタ８を具備する。これらの各
回路要素のうちトランジスタは拡散層等によって形成さ
れるドレインまたはソース領域９、および多結晶シリコ
ン層等によって形成されるｒ−ト電極１０等によって構
成される。
以上のような各回路要素をアルミ配線等によって結線す
ることによシ、例えば第５図の一点鎖線で囲まれた部分
で示される出力バッファ回路が形成される。この出力８
１７７回路は、出力用ドライバ１１および３人力ＮＡＮ
Ｄ ｆ −）回路１２を具備し、論理機能を有する回路
となっている。なお、ＮＡＮＤ ｒ −） １２は第６
図に示すように並列接続された３個のＰチャネルＭＯ８
）ランゾスタＴＰＩ。
ることによシ、例えば第５図の一点鎖線で囲まれた部分
で示される出力バッファ回路が形成される。この出力８
１７７回路は、出力用ドライバ１１および３人力ＮＡＮ
Ｄ ｆ −）回路１２を具備し、論理機能を有する回路
となっている。なお、ＮＡＮＤ ｒ −） １２は第６
図に示すように並列接続された３個のＰチャネルＭＯ８
）ランゾスタＴＰＩ。
ＴＰ２．ＴＰ３、および３個の直列接続されたＮチャネ
ルＭＯＳトランジスタＴＮＩ 、ＴＮ２ 、ＴＮ３を適
宜接続することによって構成される。
ルＭＯＳトランジスタＴＮＩ 、ＴＮ２ 、ＴＮ３を適
宜接続することによって構成される。
すなわち、第７図に示すように、斜線部で示すアルミ配
線により３個のＰチャネルＭＯＳトランジスタＴＰＩ、
Ｔｆ”２．ＴＰ３を並列接続し、この並列接続されたト
ランジスタのソース電極をアルミ配線によシミ源ｖＤＤ
に接続し、かつ共通接続されたドレイン領域を出力ＯＵ
Ｔとして出力インバータに接続している。また、この出
力端子ＯＵＴとグランド等の電源ｖｓｓとの間に３個の
ＮチャネルＭＯＳトラ／ノスタＴＮＩ 、ＴＮ２ 、Ｔ
Ｎ３を直列接続している。また、トランジスタＴＰＩ、
ＴＮＩのｆｆ−）は互いに接続されて入力端子ＩＮＩに
接続され、トランジスタＴＰ２とＴＮ２のｒ−）は互い
に接続されて入力端子ＩＮ２に接続され、さらにトラン
ジスタＴＰ３とＴＮ３のｒ−トが互いに接続されて入力
端子ＩＮ３に接続されている。
線により３個のＰチャネルＭＯＳトランジスタＴＰＩ、
Ｔｆ”２．ＴＰ３を並列接続し、この並列接続されたト
ランジスタのソース電極をアルミ配線によシミ源ｖＤＤ
に接続し、かつ共通接続されたドレイン領域を出力ＯＵ
Ｔとして出力インバータに接続している。また、この出
力端子ＯＵＴとグランド等の電源ｖｓｓとの間に３個の
ＮチャネルＭＯＳトラ／ノスタＴＮＩ 、ＴＮ２ 、Ｔ
Ｎ３を直列接続している。また、トランジスタＴＰＩ、
ＴＮＩのｆｆ−）は互いに接続されて入力端子ＩＮＩに
接続され、トランジスタＴＰ２とＴＮ２のｒ−）は互い
に接続されて入力端子ＩＮ２に接続され、さらにトラン
ジスタＴＰ３とＴＮ３のｒ−トが互いに接続されて入力
端子ＩＮ３に接続されている。
なお、第７図において、各アルミ配線とダート電極およ
び各アルミ配線とドレインおよびソース領域との接続は
それぞれコンタクトホール１３によって行なわれている
。
び各アルミ配線とドレインおよびソース領域との接続は
それぞれコンタクトホール１３によって行なわれている
。
ところで、前述のような出力８１７７回路において、３
人力ＮＡＮＤ ｒ −ト１２の入力端子のうち１つが空
端子となプた場合、特にＣＭＯ８回路においては、この
端子を開放状態とすることはできず所定電位にクリ、ｆ
する必要がある。もし、ある入力端子が開放状態になっ
ていると、この端子の電位が雑音電圧等により変動し回
路の誤動作を生じ、かつ無用の電力を消費する等の不都
合を生じる。このため、従来は、例えば前述の第５図に
示すように、ＣＡＤによる自動配線処理の際に例えば入
力端子ＩＮ３が空端子となった場合は、この空端子ＩＮ
３を自動配線によル所定電位を発生するスタックｆ−４
１４に接続していた。
人力ＮＡＮＤ ｒ −ト１２の入力端子のうち１つが空
端子となプた場合、特にＣＭＯ８回路においては、この
端子を開放状態とすることはできず所定電位にクリ、ｆ
する必要がある。もし、ある入力端子が開放状態になっ
ていると、この端子の電位が雑音電圧等により変動し回
路の誤動作を生じ、かつ無用の電力を消費する等の不都
合を生じる。このため、従来は、例えば前述の第５図に
示すように、ＣＡＤによる自動配線処理の際に例えば入
力端子ＩＮ３が空端子となった場合は、この空端子ＩＮ
３を自動配線によル所定電位を発生するスタックｆ−４
１４に接続していた。
このため、従来形のゲートアレイ１．Ｓｌ装置において
は、ＣＡＤによる自動配線により配線設計を行なう際に
、ある端子を所定電位にクリップする場合には該所定電
位を発生するセルすなわちスタ。
は、ＣＡＤによる自動配線により配線設計を行なう際に
、ある端子を所定電位にクリップする場合には該所定電
位を発生するセルすなわちスタ。
りｒ−トを基本セル上に定義する必要があった。
そして、スタックダートとして使用される基本セル内か
らは所定電位が取シ出されるだけであって該基本セルの
トランジスタが使用されないから、基本セルが無駄にな
り、内部ｆ−）回路等の利用効率が低下するという不都
合があった。
らは所定電位が取シ出されるだけであって該基本セルの
トランジスタが使用されないから、基本セルが無駄にな
り、内部ｆ−）回路等の利用効率が低下するという不都
合があった。
（発明が解決しようとする問題点）
本発明は、多入力論理機能を有する出力回路を備えたダ
ートアレイＬＳＩ装置において、スタックｒ−）等を匣
用することなく極めて容易に入力端子を所定電位にクリ
ップできるようにし、空端子処理が的確に行なわれるよ
うにすることを目的とする。
ートアレイＬＳＩ装置において、スタックｒ−）等を匣
用することなく極めて容易に入力端子を所定電位にクリ
ップできるようにし、空端子処理が的確に行なわれるよ
うにすることを目的とする。
（問題点を解決するための手段）
本発明によれば、多入力論理機能を有する出力回路を備
えたｒ−）アレイＬＳＩ装置において、該出力回路の入
力端子の上部または下部を通過し電源に接続された多結
晶シリコン配線が設けられ、入力端子とこの多結晶シリ
コン配線とをコンタクトホールによって互いに接続する
ことによシ該入力端子が所定電位にクリップされる構成
が用いられる。
えたｒ−）アレイＬＳＩ装置において、該出力回路の入
力端子の上部または下部を通過し電源に接続された多結
晶シリコン配線が設けられ、入力端子とこの多結晶シリ
コン配線とをコンタクトホールによって互いに接続する
ことによシ該入力端子が所定電位にクリップされる構成
が用いられる。
（作用）
上述のよプな手段を用いることにより、空端子となって
いる入力端子等がコンタクトホールおよび多結晶シリコ
ン配線を介して電源に接続され、該入力端子が所定電位
にクリップされる。従って多入力論理機能を有する出力
回路の空端子処理が多結晶シリコン配線と入力端子を形
成するアルミ配線との間を接続するコンタクトホールな
自動発生することによシ容易に行なわれる。
いる入力端子等がコンタクトホールおよび多結晶シリコ
ン配線を介して電源に接続され、該入力端子が所定電位
にクリップされる。従って多入力論理機能を有する出力
回路の空端子処理が多結晶シリコン配線と入力端子を形
成するアルミ配線との間を接続するコンタクトホールな
自動発生することによシ容易に行なわれる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図（、）および（ｂ）は、それぞれ本発明の１実施
例に係わるｙ−ドアレイＬＳＩ装置における出力バッフ
ァ回路の１例を示す。第１図（−）の回路には、前述の
第５図の回路と同様に出力がデンディング・ぐラド４に
接続された出力インノクータ１１および３人力ＮにＯｒ
−ト１２の他に、例えば多結晶シリコン等によって構成
されるクリップ用配線２０が固定配線としてマスクの段
階であらかじめ備えられている。クリップ用配線２０は
、ＮＡＮＤ ｒ−）１２の各入力端子ＩＮＩ 、ＩＮ２
、ＩＮ３のアルミ配線と交差するように設けられ、か
つ例えば高レベルの電源ｖＤＤに接続されている。なお
、ｒ−ドアレイＬＳＩ装置の回路パターンとしては、マ
スクの段階で設けられるトランジスタやｆ−）を極等の
固定パターンと、スライスの段階でユーザの希望に応じ
て変化する配線等の／４ターンがあるが、クリップ用配
線２０はこれらの回路パターンの内の固定ノ９ターンに
よって構成される。
例に係わるｙ−ドアレイＬＳＩ装置における出力バッフ
ァ回路の１例を示す。第１図（−）の回路には、前述の
第５図の回路と同様に出力がデンディング・ぐラド４に
接続された出力インノクータ１１および３人力ＮにＯｒ
−ト１２の他に、例えば多結晶シリコン等によって構成
されるクリップ用配線２０が固定配線としてマスクの段
階であらかじめ備えられている。クリップ用配線２０は
、ＮＡＮＤ ｒ−）１２の各入力端子ＩＮＩ 、ＩＮ２
、ＩＮ３のアルミ配線と交差するように設けられ、か
つ例えば高レベルの電源ｖＤＤに接続されている。なお
、ｒ−ドアレイＬＳＩ装置の回路パターンとしては、マ
スクの段階で設けられるトランジスタやｆ−）を極等の
固定パターンと、スライスの段階でユーザの希望に応じ
て変化する配線等の／４ターンがあるが、クリップ用配
線２０はこれらの回路パターンの内の固定ノ９ターンに
よって構成される。
このような出カバ、７ア回路において、例えば入力端子
ＩＮ３がスライスの段階で空端子となる場合には、入力
端子ＩＮ３のアルミ配線とクリップ用多結晶シリコン配
線２０とを接続するコンタクトホール２１をＣＡＤ上の
処理で自動発生させ、このコンタクトホール２１により
入力端子ＩＮ３を電源ｖＤＤにクリップする。
ＩＮ３がスライスの段階で空端子となる場合には、入力
端子ＩＮ３のアルミ配線とクリップ用多結晶シリコン配
線２０とを接続するコンタクトホール２１をＣＡＤ上の
処理で自動発生させ、このコンタクトホール２１により
入力端子ＩＮ３を電源ｖＤＤにクリップする。
第１図（ｂ）は、第１図（、）におけるＮＡＮＤ ｒ
−）１２に代えてＮｏ１ｎ” −ト２２ ｉ有する出力
バッファ回路を示す。この回路においても、ＮＯＲケ０
−ト２２の各入力端子ＩＮＩ 、ＩＮ２ 、ＩＮ３のア
ルミ配線と交差するようにクリップ用の多結晶シリコン
配ａ２３が設けられている。但し該配線２３は例えばグ
ランド電位等の低レベルの電源ｖ８８に接続されている
。そし【、例えば入力端子ＩＮ３が空端子となる場合に
は、コンタクトホール２４により該入力端子ＩＮａをク
リップ用配線２３と接続することにより低レベルにクリ
ップする。クリップ用の多結晶シリコン配線を２本設け
、一方をｖＤＤ他方’ｋＶＢＢとすることも可能である
。
−）１２に代えてＮｏ１ｎ” −ト２２ ｉ有する出力
バッファ回路を示す。この回路においても、ＮＯＲケ０
−ト２２の各入力端子ＩＮＩ 、ＩＮ２ 、ＩＮ３のア
ルミ配線と交差するようにクリップ用の多結晶シリコン
配ａ２３が設けられている。但し該配線２３は例えばグ
ランド電位等の低レベルの電源ｖ８８に接続されている
。そし【、例えば入力端子ＩＮ３が空端子となる場合に
は、コンタクトホール２４により該入力端子ＩＮａをク
リップ用配線２３と接続することにより低レベルにクリ
ップする。クリップ用の多結晶シリコン配線を２本設け
、一方をｖＤＤ他方’ｋＶＢＢとすることも可能である
。
第２図は、ｉ１図（ａ）の出力バッファ回路の半導体チ
ップ上における回路構造を示す。車２図の回路構造にお
いては、第７図の構成における入力端子ＩＮ１．ＩＮ２
．ＩＮ３と例えば直角方向にクリップ用多結晶シリコン
配線２０が設けられ、この配線２０が電源ｖＤＤのアル
ミ配線とコンタクトホール２５とによって接続されてい
る。その他の部分は第７図の構造と同じである。そして
、入力端子ＩＮＩ 、ＩＮ２ 、ＩＮ３のいずれかとク
リ。
ップ上における回路構造を示す。車２図の回路構造にお
いては、第７図の構成における入力端子ＩＮ１．ＩＮ２
．ＩＮ３と例えば直角方向にクリップ用多結晶シリコン
配線２０が設けられ、この配線２０が電源ｖＤＤのアル
ミ配線とコンタクトホール２５とによって接続されてい
る。その他の部分は第７図の構造と同じである。そして
、入力端子ＩＮＩ 、ＩＮ２ 、ＩＮ３のいずれかとク
リ。
グ用配線２０とを接続する場合には、前述のように各配
線の交差部分にコンタクトホール２１等２＞Ｅ発生され
る・ （発明の効果） 以上のように、本発明によれば、ＣＡＤによる自動配線
処理を行なう場合にもスタ、りｙ−）等を用いることな
く、極めて簡単な構造により入力端子を所定電位に極め
て容易かつ的確にクリップすることが可能になり、かつ
内部ダート用の基本セルを有効利用することが可能にな
る。
線の交差部分にコンタクトホール２１等２＞Ｅ発生され
る・ （発明の効果） 以上のように、本発明によれば、ＣＡＤによる自動配線
処理を行なう場合にもスタ、りｙ−）等を用いることな
く、極めて簡単な構造により入力端子を所定電位に極め
て容易かつ的確にクリップすることが可能になり、かつ
内部ダート用の基本セルを有効利用することが可能にな
る。
第１図（、）および価）はそれぞれ本発明の１実施例に
係わる？−）アレイＬＳＩ装置に開用される出カバ、フ
ァ回路を示すプロ、り回路図、第２図は第１図（、）の
回路の具体的構造を示す平面図、第３図は一般的なゲー
トアレイＬＳＩ装置のチップ上の回路配置を示す平面図
、第４図は第３図のｒ−）アレイＬＳＩ装置における入
出力セルの構造を示す平面図、第５図は従来形のゲート
アレイＬＳＩ装置に用いられている出カバ、ファ回路を
示すブロック回路図、第６図は第５図の回路におけるＮ
ＡＮＤゲートの詳細な構成を示す電気回路図、そして第
７図は従来形の出力バッファ回路を含む入出力セルの回
路構造を示す平面図である。 １：半導体チップ、２：基本セル、３：入出力セル、４
：ゼンｒイングパッド、５ ：入力保証回路、６：入力
用トランジスタ、７：出力用トランジスタ、８：論理用
トランジスタ、９：拡散層、１０：ブート電極、１１：
出力インバータ、１２： ＮＡＮＤダート、１３：コン
タクトホール、１４ニスタックｙ−ト、２０，２３：ク
リップ用配線、２１．２４，２５：コンタクトホール、
２２：ＮＯＲｒ−ト。 第１図 第２図 第４図 スタックゲート 第６図 第７図
係わる？−）アレイＬＳＩ装置に開用される出カバ、フ
ァ回路を示すプロ、り回路図、第２図は第１図（、）の
回路の具体的構造を示す平面図、第３図は一般的なゲー
トアレイＬＳＩ装置のチップ上の回路配置を示す平面図
、第４図は第３図のｒ−）アレイＬＳＩ装置における入
出力セルの構造を示す平面図、第５図は従来形のゲート
アレイＬＳＩ装置に用いられている出カバ、ファ回路を
示すブロック回路図、第６図は第５図の回路におけるＮ
ＡＮＤゲートの詳細な構成を示す電気回路図、そして第
７図は従来形の出力バッファ回路を含む入出力セルの回
路構造を示す平面図である。 １：半導体チップ、２：基本セル、３：入出力セル、４
：ゼンｒイングパッド、５ ：入力保証回路、６：入力
用トランジスタ、７：出力用トランジスタ、８：論理用
トランジスタ、９：拡散層、１０：ブート電極、１１：
出力インバータ、１２： ＮＡＮＤダート、１３：コン
タクトホール、１４ニスタックｙ−ト、２０，２３：ク
リップ用配線、２１．２４，２５：コンタクトホール、
２２：ＮＯＲｒ−ト。 第１図 第２図 第４図 スタックゲート 第６図 第７図
Claims (1)
- 多入力論理機能を有する出力回路、および該出力回路
の入力端子位置に設けられ電源に接続されたクリップ用
配線を具備し、クリップ用コンタクトホールによって該
入力端子と該クリップ用配線とを接続することにより入
力端子のクリップを行なうことを特徴とするゲートアレ
イＬＳＩ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243345A JPS61123153A (ja) | 1984-11-20 | 1984-11-20 | ゲ−トアレイｌｓｉ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243345A JPS61123153A (ja) | 1984-11-20 | 1984-11-20 | ゲ−トアレイｌｓｉ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123153A true JPS61123153A (ja) | 1986-06-11 |
Family
ID=17102442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243345A Pending JPS61123153A (ja) | 1984-11-20 | 1984-11-20 | ゲ−トアレイｌｓｉ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468977A (en) * | 1990-10-23 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Standard cells interconnection structure including a modified standard cell |
| JPH08204162A (ja) * | 1987-02-24 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 論理チップ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
-
1984
- 1984-11-20 JP JP59243345A patent/JPS61123153A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210660A (ja) * | 1982-06-01 | 1983-12-07 | Seiko Epson Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204162A (ja) * | 1987-02-24 | 1996-08-09 | Internatl Business Mach Corp <Ibm> | 論理チップ |
| US5468977A (en) * | 1990-10-23 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Standard cells interconnection structure including a modified standard cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900000202B1 (ko) | 반도체 집적회로 및 그 회로 패턴 설계방법 | |
| EP0013482A2 (en) | Complementary metal-oxide semiconductor | |
| KR100223352B1 (ko) | 반도체 집적 회로 장치 | |
| US5404035A (en) | Multi-voltage-level master-slice integrated circuit | |
| US4951111A (en) | Integrated circuit device | |
| US5387810A (en) | Cell library for semiconductor integrated circuit design | |
| JPH07106521A (ja) | セルベース設計半導体集積回路装置 | |
| JPS61123153A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JPH05198672A (ja) | セル設計方法、及びそれを用いた半導体集積回路の製造方法 | |
| EP0650196A2 (en) | Semiconductor integrated circuit device and method of producing the same using master slice approach | |
| JP3060673B2 (ja) | 半導体集積回路 | |
| EP0092176A2 (en) | Basic cell for integrated-circuit gate arrays | |
| JPS5851557A (ja) | 大規模集積回路装置 | |
| JP2687490B2 (ja) | 論理集積回路 | |
| EP0113828A2 (en) | Master slice semiconductor chip having a new multi-function FET cell | |
| JP2870923B2 (ja) | 半導体集積回路の保護回路 | |
| JP3148399B2 (ja) | 半導体装置の製造方法 | |
| JP2676406B2 (ja) | 半導体記憶回路装置 | |
| JPH0563944B2 (ja) | ||
| JP2001177357A (ja) | 差動アンプ | |
| JPH0553075B2 (ja) | ||
| JPH05190817A (ja) | 半導体集積回路装置 | |
| JPS61144846A (ja) | 大規模集積回路装置 | |
| JPS601863A (ja) | 読み出し専用メモリ | |
| JPH098227A (ja) | 半導体集積回路装置 |