JPH07106560A - 溝型半導体装置とその製造方法 - Google Patents
溝型半導体装置とその製造方法Info
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- JPH07106560A JPH07106560A JP26798193A JP26798193A JPH07106560A JP H07106560 A JPH07106560 A JP H07106560A JP 26798193 A JP26798193 A JP 26798193A JP 26798193 A JP26798193 A JP 26798193A JP H07106560 A JPH07106560 A JP H07106560A
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Abstract
(57)【要約】
【目的】 ゲート長を写真製版のパターン形成の限界で
規定されるパターン寸法よりも小さくする。 【構成】 シリコン基板２に深さが０．５〜１．０μｍ
の溝４が形成され、溝４の底面にはゲート酸化膜６が形
成され、溝４内の対向する側壁面には絶縁物側壁８，１
０が形成されている。溝４内にはゲート電極として導電
性物質１２が埋め込まれている。絶縁物側壁８，１０に
隣接する基板半導体領域には不純物が導入されてソース
・ドレイン領域１４，１６が形成されており、ソース・
ドレイン領域１４，１６からゲート酸化膜６の下部にわ
たって同じ導電型の低濃度不純物拡散領域１４ａ，１６
ａが形成されて、ＬＤＤ構造となっている。
規定されるパターン寸法よりも小さくする。 【構成】 シリコン基板２に深さが０．５〜１．０μｍ
の溝４が形成され、溝４の底面にはゲート酸化膜６が形
成され、溝４内の対向する側壁面には絶縁物側壁８，１
０が形成されている。溝４内にはゲート電極として導電
性物質１２が埋め込まれている。絶縁物側壁８，１０に
隣接する基板半導体領域には不純物が導入されてソース
・ドレイン領域１４，１６が形成されており、ソース・
ドレイン領域１４，１６からゲート酸化膜６の下部にわ
たって同じ導電型の低濃度不純物拡散領域１４ａ，１６
ａが形成されて、ＬＤＤ構造となっている。
Description
【０００１】
【産業上の利用分野】本発明は微細化に適したＭＯＳ型
半導体装置とその製造方法に関するものである。
半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置は高機能化されるに
伴ってますます微細化され、高速動作が要求されてきて
いる。半導体集積回路装置を製造するには写真製版とエ
ッチングによるパターン化工程が用いられるが、微細化
の限界は写真製版でのパターン形成の限界で定まる。
伴ってますます微細化され、高速動作が要求されてきて
いる。半導体集積回路装置を製造するには写真製版とエ
ッチングによるパターン化工程が用いられるが、微細化
の限界は写真製版でのパターン形成の限界で定まる。
【０００３】一般的なＭＯＳトランジスタは基板表面上
にゲート酸化膜を介してゲート電極を形成し、基板内の
表面にソース領域とドレイン領域を形成する。そのため
ゲート電極が基板上に突出して段差が生じる。ゲート電
極上には絶縁膜を介し、ゲート電極を横切るメタル配線
が形成されるが、素子が微細化され、それに伴って段差
のある部分でのメタル配線のパターンも微細化されるに
伴い、写真製版で微細なレジストパターンを形成するた
めの露光工程では段差の低い位置と高い位置でともに焦
点が合った状態で露光できなければならない。パターン
が微細化されるに伴って焦点深度もパターンの寸法によ
り小さくなるため、微細なパターンを形成するためには
表面段差を低減することが必要である。素子の微細化に
伴って、ソース・ドレイン領域の拡散深さも浅くなって
きている。その結果としてソース・ドレイン領域での寄
生抵抗が増大してくる。
にゲート酸化膜を介してゲート電極を形成し、基板内の
表面にソース領域とドレイン領域を形成する。そのため
ゲート電極が基板上に突出して段差が生じる。ゲート電
極上には絶縁膜を介し、ゲート電極を横切るメタル配線
が形成されるが、素子が微細化され、それに伴って段差
のある部分でのメタル配線のパターンも微細化されるに
伴い、写真製版で微細なレジストパターンを形成するた
めの露光工程では段差の低い位置と高い位置でともに焦
点が合った状態で露光できなければならない。パターン
が微細化されるに伴って焦点深度もパターンの寸法によ
り小さくなるため、微細なパターンを形成するためには
表面段差を低減することが必要である。素子の微細化に
伴って、ソース・ドレイン領域の拡散深さも浅くなって
きている。その結果としてソース・ドレイン領域での寄
生抵抗が増大してくる。
【０００４】
【発明が解決しようとする課題】本発明の第１の目的は
ＭＯＳトランジスタのゲート電極をパターン化する際、
写真製版のパターン形成の限界で規定されるパターン寸
法よりも小さいゲート長を有するゲート電極をもつ半導
体装置を提供することである。本発明の第２の目的は素
子が微細化されてもソース・ドレイン領域の拡散深さを
浅くすることなく、その結果として寄生抵抗の増大を招
かない半導体装置を提供することである。本発明の第３
の目的はゲート電極のゲート長が写真製版のパターン化
の限界以下の長さをもち、表面段差を小さくし、かつソ
ース・ドレイン領域の寄生抵抗の増大を招かないＭＯＳ
トランジスタを製造する方法を提供することである。
ＭＯＳトランジスタのゲート電極をパターン化する際、
写真製版のパターン形成の限界で規定されるパターン寸
法よりも小さいゲート長を有するゲート電極をもつ半導
体装置を提供することである。本発明の第２の目的は素
子が微細化されてもソース・ドレイン領域の拡散深さを
浅くすることなく、その結果として寄生抵抗の増大を招
かない半導体装置を提供することである。本発明の第３
の目的はゲート電極のゲート長が写真製版のパターン化
の限界以下の長さをもち、表面段差を小さくし、かつソ
ース・ドレイン領域の寄生抵抗の増大を招かないＭＯＳ
トランジスタを製造する方法を提供することである。
【０００５】
【課題を解決するための手段】本発明の半導体装置で
は、半導体基板に形成された溝内の対向する側面に絶縁
物の側壁が形成され、溝の底面にはゲート酸化膜が形成
され、溝内にはゲート電極となる導電性物質が埋め込ま
れているとともに、絶縁物側壁に隣接する基板半導体領
域は不純物が導入されてソース・ドレイン領域となって
いる。
は、半導体基板に形成された溝内の対向する側面に絶縁
物の側壁が形成され、溝の底面にはゲート酸化膜が形成
され、溝内にはゲート電極となる導電性物質が埋め込ま
れているとともに、絶縁物側壁に隣接する基板半導体領
域は不純物が導入されてソース・ドレイン領域となって
いる。
【０００６】好ましい態様では溝内の上部領域は外部と
接続される部分を除いて絶縁物が蓋状に埋め込まれてい
る。さらに好ましい態様では、ソース・ドレイン領域か
らゲート酸化膜の下部にわたってソース・ドレイン領域
と同じ導電型の不純物が低濃度に導入された領域が形成
されてＬＤＤ構造となっている。
接続される部分を除いて絶縁物が蓋状に埋め込まれてい
る。さらに好ましい態様では、ソース・ドレイン領域か
らゲート酸化膜の下部にわたってソース・ドレイン領域
と同じ導電型の不純物が低濃度に導入された領域が形成
されてＬＤＤ構造となっている。
【０００７】本発明による半導体装置の製造方法は、溝
型ＭＯＳトランジスタを製造するために以下の工程
（Ａ）から（Ｅ）を含んでいる。（Ａ）半導体基板の活
性領域にエッチングにより溝を形成する工程、（Ｂ）溝
の内面を含む基板露出面にゲート酸化膜を形成する酸化
工程、（Ｃ）絶縁膜を堆積し、エッチバックを施すこと
により、溝内の側面に絶縁物の側壁を形成する工程、
（Ｄ）導電性物質を堆積し、エッチバックを施すことに
より溝内をその導電性物質で埋め込んでゲート電極とす
る工程、（Ｅ）絶縁物側壁に隣接する基板半導体領域に
不純物を導入してソース・ドレイン領域を形成する工
程。
型ＭＯＳトランジスタを製造するために以下の工程
（Ａ）から（Ｅ）を含んでいる。（Ａ）半導体基板の活
性領域にエッチングにより溝を形成する工程、（Ｂ）溝
の内面を含む基板露出面にゲート酸化膜を形成する酸化
工程、（Ｃ）絶縁膜を堆積し、エッチバックを施すこと
により、溝内の側面に絶縁物の側壁を形成する工程、
（Ｄ）導電性物質を堆積し、エッチバックを施すことに
より溝内をその導電性物質で埋め込んでゲート電極とす
る工程、（Ｅ）絶縁物側壁に隣接する基板半導体領域に
不純物を導入してソース・ドレイン領域を形成する工
程。
【０００８】好ましい態様では、上記の工程（Ｄ）では
導電性物質を溝の開口部の基板面よりも低い位置まで埋
め込み、溝内のその導電性物質上に絶縁物を蓋状に埋め
込む工程を更に備えている。さらに好ましい態様では、
絶縁物側壁となる堆積絶縁物にソース・ドレイン用不純
物と同じ導電型の不純物を導入しておき、ソース・ドレ
イン領域を形成する際の熱処理においてその不純物を基
板に拡散させて低濃度不純物拡散領域を形成してＬＤＤ
構造とする。
導電性物質を溝の開口部の基板面よりも低い位置まで埋
め込み、溝内のその導電性物質上に絶縁物を蓋状に埋め
込む工程を更に備えている。さらに好ましい態様では、
絶縁物側壁となる堆積絶縁物にソース・ドレイン用不純
物と同じ導電型の不純物を導入しておき、ソース・ドレ
イン領域を形成する際の熱処理においてその不純物を基
板に拡散させて低濃度不純物拡散領域を形成してＬＤＤ
構造とする。
【０００９】
【実施例】図１により本発明のＭＯＳトランジスタの実
施例を説明する。（Ａ）は第１の実施例を表わす。シリ
コン基板２に深さが０．５〜１．０μｍの溝４が形成さ
れ、溝４の底面にはゲート酸化膜６が形成されている。
溝４内の対向する側壁面にはＰＳＧ膜などによる絶縁物
側壁８，１０が形成されている。溝４内にはタングステ
ンなどの高融点金属や不純物導入により低抵抗化された
ポリシリコンなどの導電性物質１２が埋め込まれ、この
導電性物質１２がゲート電極となっている。絶縁物側壁
８，１０に隣接する基板半導体領域には不純物が導入さ
れてソース・ドレイン領域１４，１６が形成されてお
り、ソース・ドレイン領域１４，１６からゲート酸化膜
６の下部にわたってソース・ドレイン領域１４，１６と
同じ導電型の不純物が低濃度に導入された低濃度不純物
拡散領域１４ａ，１６ａが形成されている。不純物拡散
領域１４，１４ａ及び１６，１６ａによりＬＤＤ（Ligh
tly Doped Drain）構造のソース・ドレインが形成され
ている。１８は素子分離領域であり、例えば基板に掘ら
れた溝に絶縁物が埋め込まれたものである。
施例を説明する。（Ａ）は第１の実施例を表わす。シリ
コン基板２に深さが０．５〜１．０μｍの溝４が形成さ
れ、溝４の底面にはゲート酸化膜６が形成されている。
溝４内の対向する側壁面にはＰＳＧ膜などによる絶縁物
側壁８，１０が形成されている。溝４内にはタングステ
ンなどの高融点金属や不純物導入により低抵抗化された
ポリシリコンなどの導電性物質１２が埋め込まれ、この
導電性物質１２がゲート電極となっている。絶縁物側壁
８，１０に隣接する基板半導体領域には不純物が導入さ
れてソース・ドレイン領域１４，１６が形成されてお
り、ソース・ドレイン領域１４，１６からゲート酸化膜
６の下部にわたってソース・ドレイン領域１４，１６と
同じ導電型の不純物が低濃度に導入された低濃度不純物
拡散領域１４ａ，１６ａが形成されている。不純物拡散
領域１４，１４ａ及び１６，１６ａによりＬＤＤ（Ligh
tly Doped Drain）構造のソース・ドレインが形成され
ている。１８は素子分離領域であり、例えば基板に掘ら
れた溝に絶縁物が埋め込まれたものである。
【００１０】基板上にはＰＳＧ膜などの層間絶縁膜２０
が形成され、層間絶縁膜２０にはコンタクトホールがあ
けられて、そのコンタクトホールにメタル配線と接続す
るためのタングステンなどの導電物質２２，２４が埋め
込まれている。層間絶縁膜２０上にはメタル配線が形成
され、コンタクト２２，２４を介してソース領域やドレ
イン領域と接続される。ゲート電極１２にも層間絶縁膜
２０のコンタクトを介してメタル配線が接続される。
が形成され、層間絶縁膜２０にはコンタクトホールがあ
けられて、そのコンタクトホールにメタル配線と接続す
るためのタングステンなどの導電物質２２，２４が埋め
込まれている。層間絶縁膜２０上にはメタル配線が形成
され、コンタクト２２，２４を介してソース領域やドレ
イン領域と接続される。ゲート電極１２にも層間絶縁膜
２０のコンタクトを介してメタル配線が接続される。
【００１１】図１（Ｂ）は第２の実施例を表わす。
（Ａ）の実施例と比較すると、溝４に埋め込まれてゲー
ト電極となる導電性物質１２は、溝４の開口部の基板面
よりも低い位置まで埋め込まれており、ゲート電極１２
の上部の溝内には絶縁物２６が溝４の上部を埋める蓋状
に埋め込まれている点で（Ａ）と異なっている。この蓋
状の絶縁物２６を形成することによって、ゲート電極１
２とコンタクト２２，２４との短絡の可能性が小さくな
るため、コンタクト２２，２４とゲート電極１２との距
離を小さくすることができて、素子の微細化に一層寄与
する。
（Ａ）の実施例と比較すると、溝４に埋め込まれてゲー
ト電極となる導電性物質１２は、溝４の開口部の基板面
よりも低い位置まで埋め込まれており、ゲート電極１２
の上部の溝内には絶縁物２６が溝４の上部を埋める蓋状
に埋め込まれている点で（Ａ）と異なっている。この蓋
状の絶縁物２６を形成することによって、ゲート電極１
２とコンタクト２２，２４との短絡の可能性が小さくな
るため、コンタクト２２，２４とゲート電極１２との距
離を小さくすることができて、素子の微細化に一層寄与
する。
【００１２】図２は図１（Ａ）の実施例の製造方法を示
したものである。 （Ａ）シリコン基板２に素子分離領域１８を形成する。
素子分離領域１８はＬＯＣＯＳ法による酸化膜であって
もよいが、より微細化するために、基板に溝を掘り、そ
の溝に絶縁物を埋め込んだものとしてもよい。基板の活
性領域、すなわち素子分離領域１８を除く領域の一部に
溝４を写真製版とエッチングにより形成する。溝の深さ
は０．５〜１．０μｍとする。
したものである。 （Ａ）シリコン基板２に素子分離領域１８を形成する。
素子分離領域１８はＬＯＣＯＳ法による酸化膜であって
もよいが、より微細化するために、基板に溝を掘り、そ
の溝に絶縁物を埋め込んだものとしてもよい。基板の活
性領域、すなわち素子分離領域１８を除く領域の一部に
溝４を写真製版とエッチングにより形成する。溝の深さ
は０．５〜１．０μｍとする。
【００１３】（Ｂ）熱酸化を施し、基板露出面にゲート
酸化膜６を形成する。ゲート酸化膜６は図では溝４の底
面のものだけが示されているが、溝４の側面にも、溝４
の外の基板表面にも形成される。基板表面全面に、後に
形成されるソース・ドレインの導電型と同じ導電型の不
純物を含んだＰＳＧ膜などの絶縁膜を堆積し、エッチバ
ックを施すことによって溝４内の側面に側壁状の絶縁物
８，１０を残す。
酸化膜６を形成する。ゲート酸化膜６は図では溝４の底
面のものだけが示されているが、溝４の側面にも、溝４
の外の基板表面にも形成される。基板表面全面に、後に
形成されるソース・ドレインの導電型と同じ導電型の不
純物を含んだＰＳＧ膜などの絶縁膜を堆積し、エッチバ
ックを施すことによって溝４内の側面に側壁状の絶縁物
８，１０を残す。
【００１４】（Ｃ）基板表面から全面にゲート電極とな
る導電性物質、例えば不純物を導入して低抵抗化したポ
リシリコン膜や、タングステンなどの高融点金属膜を溝
４が十分に埋まる厚さに堆積させる。その導電性物質に
エッチバックを施すことにより溝４内をその導電性物質
１２で埋める。導電性物質１２が後にゲート電極とな
る。
る導電性物質、例えば不純物を導入して低抵抗化したポ
リシリコン膜や、タングステンなどの高融点金属膜を溝
４が十分に埋まる厚さに堆積させる。その導電性物質に
エッチバックを施すことにより溝４内をその導電性物質
１２で埋める。導電性物質１２が後にゲート電極とな
る。
【００１５】（Ｄ）全面にソース・ドレインを形成する
ための不純物をイオン注入し、その後、熱処理を施して
活性化とドライブインを行なう。このときの熱処理によ
り絶縁物側壁８，１０に導入されていた不純物が基板に
拡散し、ソース・ドレイン領域１４，１６からゲート電
極６の下部にわたって不純物が低濃度に導入された低濃
度不純物拡散層１４ａ，１６ａが形成される。その後、
基板上に層間絶縁膜を堆積し、コンタクトホールをあ
け、コンタクトホールにタングステンなどの導電性物質
を埋め込めば、図１（Ａ）の状態となる。
ための不純物をイオン注入し、その後、熱処理を施して
活性化とドライブインを行なう。このときの熱処理によ
り絶縁物側壁８，１０に導入されていた不純物が基板に
拡散し、ソース・ドレイン領域１４，１６からゲート電
極６の下部にわたって不純物が低濃度に導入された低濃
度不純物拡散層１４ａ，１６ａが形成される。その後、
基板上に層間絶縁膜を堆積し、コンタクトホールをあ
け、コンタクトホールにタングステンなどの導電性物質
を埋め込めば、図１（Ａ）の状態となる。
【００１６】図３は図１（Ｂ）の製造方法を示したもの
である。工程（Ａ）及び（Ｂ）は図２の製造工程と同じ
である。 （Ｃ）ここでは導電性物質１２のエッチバックの際、導
電性物質１２が溝４の開口部の基板面よりも低い位置に
なるまでエッチバックを施す。 （Ｄ）基板表面から溝４を十分に埋める厚さにＰＳＧな
どの絶縁膜を堆積し、エッチバックを施すことにより溝
の上部開口を絶縁物２６で埋め込む。
である。工程（Ａ）及び（Ｂ）は図２の製造工程と同じ
である。 （Ｃ）ここでは導電性物質１２のエッチバックの際、導
電性物質１２が溝４の開口部の基板面よりも低い位置に
なるまでエッチバックを施す。 （Ｄ）基板表面から溝４を十分に埋める厚さにＰＳＧな
どの絶縁膜を堆積し、エッチバックを施すことにより溝
の上部開口を絶縁物２６で埋め込む。
【００１７】（Ｅ）その後は図２の製造工程と同様に、
全面にソース・ドレインを形成するための不純物をイオ
ン注入し、その後、熱処理を施して活性化とドライブイ
ンを行なうことにより、このときの熱処理で絶縁物側壁
８，１０に導入されていた不純物を基板に拡散させて、
ソース・ドレイン領域１４，１６からゲート電極６の下
部にわたって不純物が低濃度に導入された低濃度不純物
拡散層１４ａ，１６ａを形成する。その後、基板上に層
間絶縁膜を堆積し、コンタクトホールをあけ、コンタク
トホールにタングステンなどの導電性物質を埋め込め
ば、図１（Ｂ）の状態となる。
全面にソース・ドレインを形成するための不純物をイオ
ン注入し、その後、熱処理を施して活性化とドライブイ
ンを行なうことにより、このときの熱処理で絶縁物側壁
８，１０に導入されていた不純物を基板に拡散させて、
ソース・ドレイン領域１４，１６からゲート電極６の下
部にわたって不純物が低濃度に導入された低濃度不純物
拡散層１４ａ，１６ａを形成する。その後、基板上に層
間絶縁膜を堆積し、コンタクトホールをあけ、コンタク
トホールにタングステンなどの導電性物質を埋め込め
ば、図１（Ｂ）の状態となる。
【００１８】
【発明の効果】本発明の半導体装置ではゲート電極を埋
め込む溝を写真製版のパターン化の限界程度の微細な溝
として形成すれば、その溝内の側面に絶縁物の側壁を形
成するので、その絶縁物側壁の厚さの２倍分だけゲート
電極のゲート長が短くなり、写真製版の限界以下のゲー
ト長をもつＭＯＳトランジスタを実現することができ
る。ゲート電極が溝内に埋め込まれているので、従来の
ようなゲート電極による表面段差をなくすことができ、
微細パターンを形成するのが一層容易になる。ゲート電
極を溝内に形成しているため、チャネルが溝の底に形成
され、ソース・ドレイン領域が溝内の絶縁物側壁に隣接
する基板の活性領域に形成されるので、ソース・ドレイ
ン領域の拡散深さを溝の深さ程度まで深くすることがで
き、拡散抵抗を低くすることができて高速動作に寄与す
る。ゲート電極が埋め込まれた溝の上部を絶縁物で塞ぐ
ことにより、ゲート電極とソース・ドレイン用のコンタ
クトとの短絡の可能性が小さくなるため、コンタクトと
ゲート電極との距離を小さくすることができて、素子の
微細化に一層寄与する。本発明の製造方法によれば、こ
のような埋込み型ゲート電極をもつＭＯＳトランジスタ
を製造することができる。溝内の側面に形成される側壁
にソース・ドレインと同じ導電型不純物を導入しておく
ことによって、ソース・ドレインを形成する際の熱処理
によりその不純物が基板に拡散してＬＤＤ構造を少ない
工程数で実現することができる。
め込む溝を写真製版のパターン化の限界程度の微細な溝
として形成すれば、その溝内の側面に絶縁物の側壁を形
成するので、その絶縁物側壁の厚さの２倍分だけゲート
電極のゲート長が短くなり、写真製版の限界以下のゲー
ト長をもつＭＯＳトランジスタを実現することができ
る。ゲート電極が溝内に埋め込まれているので、従来の
ようなゲート電極による表面段差をなくすことができ、
微細パターンを形成するのが一層容易になる。ゲート電
極を溝内に形成しているため、チャネルが溝の底に形成
され、ソース・ドレイン領域が溝内の絶縁物側壁に隣接
する基板の活性領域に形成されるので、ソース・ドレイ
ン領域の拡散深さを溝の深さ程度まで深くすることがで
き、拡散抵抗を低くすることができて高速動作に寄与す
る。ゲート電極が埋め込まれた溝の上部を絶縁物で塞ぐ
ことにより、ゲート電極とソース・ドレイン用のコンタ
クトとの短絡の可能性が小さくなるため、コンタクトと
ゲート電極との距離を小さくすることができて、素子の
微細化に一層寄与する。本発明の製造方法によれば、こ
のような埋込み型ゲート電極をもつＭＯＳトランジスタ
を製造することができる。溝内の側面に形成される側壁
にソース・ドレインと同じ導電型不純物を導入しておく
ことによって、ソース・ドレインを形成する際の熱処理
によりその不純物が基板に拡散してＬＤＤ構造を少ない
工程数で実現することができる。
【図１】実施例を示す断面図であり、（Ａ），（Ｂ）は
それぞれ異なる実施例を表わす。
それぞれ異なる実施例を表わす。
【図２】図１（Ａ）の実施例の製造方法を示す工程断面
図である。
図である。
【図３】図１（Ａ）の実施例の製造方法を示す工程断面
図である。
図である。
２ シリコン基板 ６ ゲート酸化膜 ４ 溝 ８，１０ 絶縁物側壁 １２ ゲート電極 １４，１６ ソース・ドレイン領域
Claims (6)
- 【請求項１】 半導体基板に形成された溝内の対向する
側面に絶縁物の側壁が形成され、溝の底面にはゲート酸
化膜が形成され、溝内にはゲート電極となる導電性物質
が埋め込まれているとともに、前記絶縁物側壁に隣接す
る基板半導体領域は不純物が導入されてソース・ドレイ
ン領域となっていることを特徴とする半導体装置。 - 【請求項２】 前記溝内の上部領域は外部と接続される
部分を除いて絶縁物が蓋状に埋め込まれている請求項１
に記載の半導体装置。 - 【請求項３】 ソース・ドレイン領域からゲート酸化膜
の下部にわたってソース・ドレイン領域と同じ導電型の
不純物が低濃度に導入された領域が形成されてＬＤＤ構
造となっている請求項１又は２に記載の半導体装置。 - 【請求項４】 以下の工程（Ａ）から（Ｅ）を含んで溝
型ＭＯＳトランジスタを製造する半導体装置の製造方
法。 （Ａ）半導体基板の活性領域にエッチングにより溝を形
成する工程、 （Ｂ）溝の内面を含む基板露出面にゲート酸化膜を形成
する酸化工程、 （Ｃ）絶縁膜を堆積し、エッチバックを施すことによ
り、溝内の側面に絶縁物の側壁を形成する工程、 （Ｄ）導電性物質を堆積し、エッチバックを施すことに
より溝内をその導電性物質で埋め込んでゲート電極とす
る工程、 （Ｅ）前記絶縁物側壁に隣接する基板半導体領域に不純
物を導入してソース・ドレイン領域を形成する工程。 - 【請求項５】 前記工程（Ｄ）では前記導電性物質を溝
の開口部の基板面よりも低い位置まで埋め込み、溝内の
前記導電性物質上に絶縁物を蓋状に埋め込む工程を更に
備えた請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記絶縁物側壁となる堆積絶縁物にソー
ス・ドレイン用不純物と同じ導電型の不純物を導入して
おき、ソース・ドレイン領域を形成する際の熱処理にお
いてその不純物を基板に拡散させて低濃度不純物拡散領
域を形成してＬＤＤ構造とする請求項４又は５に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26798193A JPH07106560A (ja) | 1993-09-29 | 1993-09-29 | 溝型半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26798193A JPH07106560A (ja) | 1993-09-29 | 1993-09-29 | 溝型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106560A true JPH07106560A (ja) | 1995-04-21 |
Family
ID=17452258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26798193A Pending JPH07106560A (ja) | 1993-09-29 | 1993-09-29 | 溝型半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106560A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| JP2000332240A (ja) * | 1999-05-19 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6207540B1 (en) | 1998-02-17 | 2001-03-27 | International Business Machines Corporation | Method for manufacturing high performance MOSFET device with raised source and drain |
| KR100382552B1 (ko) * | 2000-12-29 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100440070B1 (ko) * | 2001-12-07 | 2004-07-14 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100734259B1 (ko) * | 2001-07-20 | 2007-07-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR100762870B1 (ko) * | 2001-12-13 | 2007-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100949665B1 (ko) * | 2003-04-29 | 2010-03-29 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| US8889539B2 (en) | 2008-04-17 | 2014-11-18 | Samsung Electronics Co., Ltd. | Recess gate transistor |
-
1993
- 1993-09-29 JP JP26798193A patent/JPH07106560A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
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