JPH06224438A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ゲート領域を溝の深さ方向に（縦に）形成し、
トランジスタのチャネル領域を基板に対し水平方向に広
げず、素子領域の微細化を図る。 【構成】半導体基板11に溝12，15が形成され、溝12は絶
縁物13で埋まり素子分離領域14となり、溝15の壁面にゲ
ート酸化膜16、それを覆うゲート電極17が縦に形成され
ている。溝15の底面下及びゲート酸化膜16側の溝15の壁
面の上半部にそれぞれ接する半導体基板11に各々高不純
物濃度のソース／ドレイン領域18が形成されている。ゲ
ート電極17に対応するトランジスタのチャネル長方向
（縦方向）において互いに近づきあうように低不純物濃
度のソース／ドレイン領域19が領域18より延在して形成
される。素子分離領域14、ゲート領域を含み半導体基板
11を覆うように酸化膜21、層間絶縁膜22が形成され、所
望のコンタクトホール23を介してアルミニウム電極24が
高不純物濃度のソース／ドレイン領域18と接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は特に素子領域の縮小化
が要求されるＬＤＤ構造のＭＯＳ型型電界効果トランジ
スタに使用されるＭＯＳ型半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】図９は従来のＬＤＤ構造を有するＭＯＳ
型半導体装置の構成を示す断面図である。半導体基板41
（もしくはウェル領域）の上に低不純物濃度のソース／
ドレイン領域42に囲まれた高不純物濃度のソース／ドレ
イン領域43を備え、これらの領域を跨ぐようにしてゲー
ト電極44が形成されている。素子寸法は２４μｍであ
る。

【０００３】このような構成では、高不純物濃度のソー
ス／ドレイン領域を囲むように低不純物濃度のソース／
ドレイン領域が形成されているため、比較的高い駆動電
圧、例えば３０Ｖ程度で用いる場合には、高不純物濃度
のソース／ドレイン領域からゲート領域までの低不純物
濃度のソース／ドレイン領域は２〜３μｍ以上の大きさ
が必要であり、また、さらに駆動電圧が高い場合にはそ
れ以上の低不純物濃度のソース／ドレイン領域を必要と
してくるため、素子面積が大きくなる問題を持つ。

【０００４】

【発明が解決しようとする課題】このように、従来では
低不純物濃度のソース／ドレイン領域は駆動電圧が高く
なるほどゲートとの距離を大きくとらなければならなら
ず、素子面積が大きくなるという欠点がある。

【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、小面積で高耐圧のＬＤ
Ｄ構造を有するＭＯＳ型半導体装置及びその製造方法を
提供することある。

【０００６】

【課題を解決するための手段】この発明のＭＯＳ型半導
体装置は、半導体基体に形成された第１の溝及びそれに
囲まれた第２の溝と、前記第１の溝に形成された素子分
離領域と、前記第２の溝の壁面に形成された縦型のゲー
ト領域と、前記第２の溝底面下及び第２の溝の壁面の上
半部にそれぞれ接する半導体基体に各々形成された高不
純物濃度の活性領域と、前記ゲート領域に対応するトラ
ンジスタのチャネル長方向において互いに近づくように
前記高不純物濃度の活性領域より延在した低不純物濃度
の活性領域とを具備することを特徴とする。

【０００７】また、この発明のＭＯＳ型半導体装置の製
造方法は、半導体基体に形成された第１の溝及びそれに
囲まれた第２の溝を形成する工程と、前記第２の溝の壁
面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上にゲート電極を形成する工程と、前記第１の溝に絶縁
物質を充填する工程と、前記第２の溝底面及び第２の溝
縁部に隣接したそれぞれの半導体基体に各々低不純物濃
度のソース／ドレイン領域を形成する工程と、前記低不
純物濃度のソース／ドレイン領域それぞれにこの低不純
物濃度のソース／ドレイン領域より拡散の深さの浅い高
不純物濃度のソース／ドレイン領域を各々形成する工程
とを具備することを特徴とする。

【０００８】

【作用】この発明では、高不純物濃度のソース／ドレイ
ン領域とその下方に形成された低不純物濃度のソース／
ドレイン領域を形成すること、溝を形成して溝部壁面に
縦方向にゲート領域を形成することにより、素子領域の
パターン面積縮小、高耐圧のトランジスタを実現する。

【０００９】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例によるＭＯＳ型
電界効果トランジスタの構成を示す断面図である。半導
体基板11にトレンチアイソレーション技術により溝12，
15が形成されている。溝12は絶縁物13で埋められ素子分
離領域14となっている。また、溝15の壁面にゲート酸化
膜16が形成され、それを覆うゲート電極17が縦に形成さ
れている。

【００１０】上記ゲート電極17が形成されない溝15の底
面下及びゲート酸化膜16側の溝15の壁面の上半部にそれ
ぞれ接する半導体基板11に各々高不純物濃度のソース／
ドレイン領域18が形成されている。上記ゲート電極17に
対応するトランジスタのチャネル長方向（縦方向）のに
おいて互いに近づきあうように低不純物濃度のソース／
ドレイン領域19が高不純物濃度のソース／ドレイン領域
18より延在して形成されている。

【００１１】素子分離領域14、ゲートの領域を含んで半
導体基板11を覆うように酸化膜21が形成され、酸化膜21
上に層間絶縁膜22が形成され、所望のコンタクトホール
23を介してアルミニウム電極24が高不純物濃度のソース
／ドレイン領域18と接続されている。このような構成に
より、上記ソース／ドレイン領域、ゲート電極、半導体
基板（基板板もしくはウェル）に適当な電圧を与えるこ
とによりトランジスタとして動作する。

【００１２】このような構成によれば、ゲート電極17及
びゲート酸化膜16を溝の深さ方向に（縦に）形成したこ
とにより、チャネル領域が基板に対して水平方向に伸び
ることはなく、図に示されるように１個の素子は基板と
水平方向に５．０μｍ程度で形成でき、素子の縮小に大
きく寄与する。また、ソース／ドレイン領域は主に基板
もしくはウェルとの接合耐圧を保てば良くなるので、高
不純物濃度のソース／ドレイン領域を設けることで高耐
圧化に有利となる。

【００１３】図２（ａ）〜図２（ｈ）はそれぞれこの発
明の一実施例方法によるＬＤＤ構造のＭＯＳ型半導体装
置の製造工程を順次示す断面図である。図１と同一の箇
所には図１と同一の符号を付す。

【００１４】まず、図２（ａ）に示されるように、半導
体基板11にトレンチアイソレーション技術により溝12，
15を形成する。溝12は素子分離用として、溝15はトラン
ジスタ形成用として、後記の図３の平面図に示されるよ
うに、溝15を溝12により囲むように形成する。

【００１５】次に図２（ｂ）に示されるように、半導体
基板11を酸化し、溝内壁にゲート酸化膜16を形成する。
その後、ゲート電極となるポリシリコン層31をゲート酸
化膜16上に堆積する。

【００１６】次に図２（ｃ）に示されるように、ＲＩＥ
（reactive ion etching）法、リソグラフィ技術により
ポリシリコン層31を選択的にエッチングし、縦型のゲー
ト領域におけるゲート酸化膜16、ゲート電極17を形成す
る。このＲＩＥの際、図４の平面図に示されるように、
ゲート電極17のコンタクト及びポリシリコン配線のため
に必要なポリシリコン層31はレジスト膜32等を用い、残
存させる。

【００１７】次に図２（ｄ）に示されるように、溝12に
例えばノンドープのポリシリコン等の絶縁物13を充填さ
せ、素子分離領域14を形成する。次に図２（ｅ）に示さ
れるように、溝15の露出底面、及び溝15と12の間の板基
11表面それぞれの板基11に各々低不純物濃度のソース／
ドレイン領域19を形成する。

【００１８】さらに、図２（ｆ）に示されるように、低
不純物濃度のソース／ドレイン領域19においてこの領域
19より拡散の深さを浅くした高不純物濃度のソース／ド
レイン領域18を形成し、低不純物濃度のソース／ドレイ
ン領域19上に高不純物濃度のソース／ドレイン領域18が
形成された構造をとる。

【００１９】次に、図２（ｇ）に示されるように、後酸
化工程によって素子分離領域14、ゲートの領域を含んで
半導体基板11を覆うように酸化膜21を形成する。その
後、酸化膜21上に層間絶縁膜22を形成する。

【００２０】次に、図２（ｈ）に示されるように、層間
絶縁膜22、酸化膜21を選択的に開孔したコンタクトホー
ル23を形成し、アルミニウム電極24をパターニングする
ことにより高不純物濃度のソース／ドレイン領域18と接
続する。

【００２１】図５は図２（ｅ）でコンタクト開孔したと
きの平面図である。ソースコンタクト34，ドレインコン
タクト35はそれぞれの高不純物濃度領域の上方に形成さ
れ、ゲートコンタクト36に関してはポリシリコン層で引
き出されたコンタクト形成領域で形成される。

【００２２】上記実施例方法によれば、ＬＤＤ構造の絶
縁ゲート電界効果トランジスタでは、高不純物濃度のソ
ース／ドレイン領域を囲むように設けられる低不純物濃
度のソースドレイン領域が必要ないため、素子面積が小
さくなる利点を持つ。

【００２３】図６は応用例を示す断面図である。溝部壁
面に接する半導体基板内に形成された高不純物濃度のソ
ース／ドレイン領域18の対面の溝15壁面に接する半導体
基板内に高不純物濃度のソース／ドレイン領域及び低不
純物濃度のソース／ドレイン領域を設けることにより、
約１０μｍの中にＭＯＳトランジスタを２個形成するこ
とが可能である。さらに素子面積を小さくすることが可
能である。図７は図６において各コンタクト部を示す平
面図である。ソースコンタクト34、ドレインコンタクト
35、ゲートコンタクト36が形成されている。

【００２４】図８はこの発明の変形例を示す平面図であ
る。溝部底面に形成された高不純物濃度のソース／ドレ
イン領域、低不純物濃度のソース／ドレイン領域の周囲
の基板上にゲート電極ともう一方の高不純物濃度のソー
ス／ドレイン領域、低不純物濃度のソース／ドレイン領
域が形成されている。素子面積を小さくすると共に大き
な出力電流を確保することが可能である。この平面図で
は高不純物濃度のソース／ドレイン領域18の周囲にゲー
ト電極17、ゲート電極17の周囲にもう一方の高不純物濃
度のソース／ドレイン領域18、ソースコンタクト34，ド
レインコンタクト35、ゲートコンタクト36を示してい
る。

【００２５】

【発明の効果】以上説明したようにこの発明によれば、
ゲート領域を溝の深さ方向に（縦に）形成したことによ
り、トランジスタのチャネル領域は基板に対し水平方向
に広がらず、また、低不純物濃度のソース／ドレイン領
域を高不純物濃度のソース／ドレイン領域の囲むように
形成する必要もないので、素子領域の微細化に大きく寄
与するＭＯＳ型半導体装置が提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る構成を示す断面図。

【図２】図１の製造方法を各々工程順に示す断面図。

【図３】図２の工程において補足説明を示す第１の平面
図。

【図４】図２の工程において補足説明を示す第２の平面
図。

【図５】図２の工程の一部における平面図。

【図６】図１の応用例を示す断面図。

【図７】図６において各コンタクト部を示す平面図。

【図８】この発明の変形例を示す平面図。

【図９】従来のＬＤＤ構造を有するＭＯＳ型半導体装置
の構成を示す断面図。

【符号の説明】

11…半導体基板、12，15…溝、13…絶縁物、14…素子分
離領域、16…ゲート酸化膜、17…ゲート電極、18…高不
純物濃度のソース／ドレイン領域、19…低不純物濃度の
ソース／ドレイン領域、21…酸化膜、22…層間絶縁膜、
23…コンタクトホール、24…アルミニウム電極。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基体に形成された第１の溝及びそ
   れに囲まれた第２の溝と、 前記第１の溝に形成された素子分離領域と、 前記第２の溝の壁面に形成された縦型のゲート領域と、 前記第２の溝底面下及び第２の溝の壁面の上半部にそれ
   ぞれ接する半導体基体に各々形成された高不純物濃度の
   活性領域と、 前記ゲート領域に対応するトランジスタのチャネル長方
   向において互いに近づくように前記高不純物濃度の活性
   領域より延在した低不純物濃度の活性領域とを具備する
   ことを特徴とするＭＯＳ型半導体装置。
2. 【請求項２】 半導体基体に形成された第１の溝及びそ
   れに囲まれた第２の溝を形成する工程と、 前記第２の溝の壁面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記第１の溝に絶縁物質を充填する工程と、 前記第２の溝底面及び第２の溝縁部に隣接したそれぞれ
   の半導体基体に各々低不純物濃度のソース／ドレイン領
   域を形成する工程と、 前記低不純物濃度のソース／ドレイン領域それぞれにこ
   の低不純物濃度のソース／ドレイン領域より拡散の深さ
   の浅い高不純物濃度のソース／ドレイン領域を各々形成
   する工程とを具備することを特徴とするＭＯＳ型半導体
   装置の製造方法。