JPH07106759A - 薄膜多層基板 - Google Patents
薄膜多層基板Info
- Publication number
- JPH07106759A JPH07106759A JP5268093A JP26809393A JPH07106759A JP H07106759 A JPH07106759 A JP H07106759A JP 5268093 A JP5268093 A JP 5268093A JP 26809393 A JP26809393 A JP 26809393A JP H07106759 A JPH07106759 A JP H07106759A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- line
- impedance
- thin film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】
【目的】所定の誘電体基板を挟んで信号線及びグランド
層を形成した薄膜多層基板において、チツプ抵抗素子を
接続することなくデバイス及び線路間のインピーダンス
マツチングをとることができる薄膜多層基板を得る。 【構成】信号線の形状及び又は材質を変化させるように
して特性インピーダンスを変えるようにしたことによ
り、製造段階において一段と容易にインピーダンスの設
定を行うことができる薄膜多層基板を実現できる。
層を形成した薄膜多層基板において、チツプ抵抗素子を
接続することなくデバイス及び線路間のインピーダンス
マツチングをとることができる薄膜多層基板を得る。 【構成】信号線の形状及び又は材質を変化させるように
して特性インピーダンスを変えるようにしたことによ
り、製造段階において一段と容易にインピーダンスの設
定を行うことができる薄膜多層基板を実現できる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１１） 発明が解決しようとする課題（図１１） 課題を解決するための手段（図１〜図１０） 作用（図２） 実施例 （１）実施例の原理 （２）第１実施例（図１〜図７） （３）第２実施例（図８〜図１０） 発明の効果
【０００２】
【産業上の利用分野】本発明は薄膜多層基板に関し、例
えばストリツプ線路構造又はマイクロストリツプ線路構
造の薄膜多層基板に適用して好適なものである。
えばストリツプ線路構造又はマイクロストリツプ線路構
造の薄膜多層基板に適用して好適なものである。
【０００３】
【従来の技術】従来、マイクロストリツプ線路又はスト
リツプ線路構造の薄膜多層基板として、例えば図１１に
示すように、導体薄膜でなる信号線（ストリツプ導体）
３及び導体薄膜でなり広い接地導体を形成するグランド
層ＧＮＤが誘電体基板を挟んで設けられており、当該１
組の導体薄膜（信号線３及びグランド層ＧＮＤ）がスト
リツプ線路（分布定数線路）を形成している。
リツプ線路構造の薄膜多層基板として、例えば図１１に
示すように、導体薄膜でなる信号線（ストリツプ導体）
３及び導体薄膜でなり広い接地導体を形成するグランド
層ＧＮＤが誘電体基板を挟んで設けられており、当該１
組の導体薄膜（信号線３及びグランド層ＧＮＤ）がスト
リツプ線路（分布定数線路）を形成している。
【０００４】信号線３にはデバイス２が搭載され、当該
デバイス２及びストリツプ線路（３、ＧＮＤ）の間の特
性インピーダンスをマツチングさせることにより、デバ
イス２及びストリツプ線路間における反射を防止し得る
と考えられる。
デバイス２及びストリツプ線路（３、ＧＮＤ）の間の特
性インピーダンスをマツチングさせることにより、デバ
イス２及びストリツプ線路間における反射を防止し得る
と考えられる。
【０００５】この場合、誘電体の厚み、比誘電率又は信
号線３の線幅を変えてストリツプ線路のインピーダンス
を調整する方法が考えられている。
号線３の線幅を変えてストリツプ線路のインピーダンス
を調整する方法が考えられている。
【０００６】
【発明が解決しようとする課題】ところでかかる構成に
よつて搭載デバイス２及びストリツプ線路（３、ＧＮ
Ｄ）間のインピーダンスマツチングを図る方法として、
誘電体の厚み又は比誘電率を変える方法、又は信号線層
３の線幅を全体に亘つて細くする方法が考えられてい
る。
よつて搭載デバイス２及びストリツプ線路（３、ＧＮ
Ｄ）間のインピーダンスマツチングを図る方法として、
誘電体の厚み又は比誘電率を変える方法、又は信号線層
３の線幅を全体に亘つて細くする方法が考えられてい
る。
【０００７】ところがこのような方法によつてインピー
ダンスマツチングを図ろうとすると、一般に使用される
デバイスの特性インピーダンス（50〔Ω〕）にインピー
ダンスマツチングさせようとすると信号線３の線幅を全
体に亘つて数μｍ以下の極めて細い線幅にする必要があ
り、これにより製造工程が複雑化すると共に製造工程に
おける歩留りの低下を招く問題があつた。
ダンスマツチングを図ろうとすると、一般に使用される
デバイスの特性インピーダンス（50〔Ω〕）にインピー
ダンスマツチングさせようとすると信号線３の線幅を全
体に亘つて数μｍ以下の極めて細い線幅にする必要があ
り、これにより製造工程が複雑化すると共に製造工程に
おける歩留りの低下を招く問題があつた。
【０００８】また伝送される信号のオーバーシユートを
抑える方法としてチツプ抵抗等の直流抵抗素子Ｒを接続
する方法が考えられるが、このような比較的大きな直流
抵抗素子Ｒを接続するとこの分構成が大型化すると共に
実装密度の低下を避け得ない問題があつた。
抑える方法としてチツプ抵抗等の直流抵抗素子Ｒを接続
する方法が考えられるが、このような比較的大きな直流
抵抗素子Ｒを接続するとこの分構成が大型化すると共に
実装密度の低下を避け得ない問題があつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、チツプ抵抗素子を接続することなくデバイス及び線
路間のインピーダンスマツチングをとることができる薄
膜多層基板を提案しようとするものである。
で、チツプ抵抗素子を接続することなくデバイス及び線
路間のインピーダンスマツチングをとることができる薄
膜多層基板を提案しようとするものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、所定の誘電体基板１４を挟んで信
号線１３及びグランド層ＧＮＤを形成した薄膜多層基板
１０、３０において、信号線１３の形状を信号線１３の
全体又は一部で変化させ、当該変化に応じてインピーダ
ンスを変えるようにする。
め本発明においては、所定の誘電体基板１４を挟んで信
号線１３及びグランド層ＧＮＤを形成した薄膜多層基板
１０、３０において、信号線１３の形状を信号線１３の
全体又は一部で変化させ、当該変化に応じてインピーダ
ンスを変えるようにする。
【００１１】また本発明においては、信号線１３は、信
号線１３の全体又は一部において線幅を変化させ、当該
変化に応じてインピーダンスを変えるようにする。
号線１３の全体又は一部において線幅を変化させ、当該
変化に応じてインピーダンスを変えるようにする。
【００１２】また本発明においては、信号線１３は、信
号線１３の全体又は一部において線厚を変化させ、当該
変化に応じてインピーダンスを変えるようにする。
号線１３の全体又は一部において線厚を変化させ、当該
変化に応じてインピーダンスを変えるようにする。
【００１３】また本発明においては、信号線１３は、信
号線１３の全体又は一部において線材の材質を変化させ
（３１）、当該変化に応じてインピーダンスを変えるよ
うにする。
号線１３の全体又は一部において線材の材質を変化させ
（３１）、当該変化に応じてインピーダンスを変えるよ
うにする。
【００１４】
【作用】信号線１３の形状又は材質を信号線１３の全体
又は一部で変化させ、当該変化に応じてインピーダンス
を変えるようにすることにより、製造段階において線路
側のインピーダンスを容易に設定することができる。
又は一部で変化させ、当該変化に応じてインピーダンス
を変えるようにすることにより、製造段階において線路
側のインピーダンスを容易に設定することができる。
【００１５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１６】（１）実施例の原理 一般に特性インピーダンスＺ0 は、Ｒを直流抵抗、Ｇを
グランド及び信号線間のコンダクタンス、Ｌをインダク
タンス、Ｃをグランド及び信号線間の静電容量として次
式
グランド及び信号線間のコンダクタンス、Ｌをインダク
タンス、Ｃをグランド及び信号線間の静電容量として次
式
【数１】 によつて表される。
【００１７】通常、Ｒ＝Ｇ＝０として次式
【数２】 として設計される。
【００１８】従つてある特性インピーダンスＺ0 の値を
得るためには、Ｌ∝（１／線幅）及び（１／Ｃ）∝誘電
体厚みをそれぞれコントロールする必要があるが、薄膜
基板においては誘電体厚みを厚くすることは困難であ
り、線幅を細くすることにも限界がある。
得るためには、Ｌ∝（１／線幅）及び（１／Ｃ）∝誘電
体厚みをそれぞれコントロールする必要があるが、薄膜
基板においては誘電体厚みを厚くすることは困難であ
り、線幅を細くすることにも限界がある。
【００１９】従つてこの実施例においては、Ｒが有限の
値を持つことを利用して、次式
値を持つことを利用して、次式
【数３】 とし、伝送信号の位相を含まない特性インピーダンスと
して｜Ｚ0 ｜＝50〔Ω〕を得ることにより、周波数が数
[GHz] の信号をインピーダンスマツチングを取りながら
伝送するものである。
して｜Ｚ0 ｜＝50〔Ω〕を得ることにより、周波数が数
[GHz] の信号をインピーダンスマツチングを取りながら
伝送するものである。
【００２０】（２）第１実施例 図１において１０は全体としてストリツプ線路を構成す
る薄膜多層基板を示し、例えばポリイミド樹脂でなり厚
みが約10〔μｍ〕の誘電体基板１４を挟んで信号線１３
及びクランド層ＧＮＤが形成されている。この誘電体基
板１４の比誘電率εｒ＝４である。
る薄膜多層基板を示し、例えばポリイミド樹脂でなり厚
みが約10〔μｍ〕の誘電体基板１４を挟んで信号線１３
及びクランド層ＧＮＤが形成されている。この誘電体基
板１４の比誘電率εｒ＝４である。
【００２１】また図２に示すように信号線１３はその両
端にデバイス１５及び１６が接続されている。この信号
線１３の線幅は、約30〔μｍ〕の線幅でなる部分１３Ａ
及び１３Ｃと約10〔μｍ〕の線幅でなる細線部１３Ｂに
よつて形成されている。
端にデバイス１５及び１６が接続されている。この信号
線１３の線幅は、約30〔μｍ〕の線幅でなる部分１３Ａ
及び１３Ｃと約10〔μｍ〕の線幅でなる細線部１３Ｂに
よつて形成されている。
【００２２】以上の構成において細線部１３Ｂの長さに
よつて信号線１３の特性インピーダンスを所定の値に設
定することにより、搭載されたデバイス１５及び１６と
信号線１３とのインピーダンスマツチングを｜Ｚ0 ｜＝
50〔Ω〕のレベルでとることができる。
よつて信号線１３の特性インピーダンスを所定の値に設
定することにより、搭載されたデバイス１５及び１６と
信号線１３とのインピーダンスマツチングを｜Ｚ0 ｜＝
50〔Ω〕のレベルでとることができる。
【００２３】この結果信号線１３の細線部１３Ｂによつ
て数十〔Ω〕のダンピング抵抗を付加することができ、
ＣＭＯＳ又はＴＴＬ等のように出力、入力インピーダン
スが定まらないデバイスを搭載した場合等に発生するオ
ーバシユート又はアンダシユートを実用上十分な範囲で
抑えることができる。
て数十〔Ω〕のダンピング抵抗を付加することができ、
ＣＭＯＳ又はＴＴＬ等のように出力、入力インピーダン
スが定まらないデバイスを搭載した場合等に発生するオ
ーバシユート又はアンダシユートを実用上十分な範囲で
抑えることができる。
【００２４】従つて以上の構成によれば、周波数が数[G
Hz] の信号をインピーダンスマツチングを取りながら伝
送することができる。
Hz] の信号をインピーダンスマツチングを取りながら伝
送することができる。
【００２５】なお上述の実施例においては、線幅の大き
な太線部１３Ａ及び１３Ｃと線幅の小さな細線部１３Ｂ
を形成した場合について述べたが、本発明はこれに限ら
ず、例えば図３に示すように序々に線幅が小さくなるよ
うな信号線１８を形成するようにしても良い。また信号
線１３の一端にデバイス１５を接続し、終端をグランン
ド層ＧＮＤに接続すようにしても良い。
な太線部１３Ａ及び１３Ｃと線幅の小さな細線部１３Ｂ
を形成した場合について述べたが、本発明はこれに限ら
ず、例えば図３に示すように序々に線幅が小さくなるよ
うな信号線１８を形成するようにしても良い。また信号
線１３の一端にデバイス１５を接続し、終端をグランン
ド層ＧＮＤに接続すようにしても良い。
【００２６】また上述の実施例においては、信号線１３
の線幅を変えるようにした場合について述べたが、本発
明はこれに限らず、信号線１３の厚みを変えるようにし
ても良い。
の線幅を変えるようにした場合について述べたが、本発
明はこれに限らず、信号線１３の厚みを変えるようにし
ても良い。
【００２７】すなわち図４に示すように銅線でなる信号
線１３の一部に酸化膜１９を形成し、当該酸化膜１９が
形成された部分において、銅線の厚みを小さくすること
ができ、これにより特性インピーダンスを変えることが
できる。
線１３の一部に酸化膜１９を形成し、当該酸化膜１９が
形成された部分において、銅線の厚みを小さくすること
ができ、これにより特性インピーダンスを変えることが
できる。
【００２８】この酸化膜１９の形成方法を図５及び図６
に示す。すなわち図５において誘電体基板１４（図５
（Ａ））の表面に銅（Ｃｕ）層２１及びクロム（Ｃｒ）
層１３をスパツタリング法により形成し（図５
（Ｂ））、さらに当該銅層２１の表面にレジストを塗布
した後、ＤＰＥによつて配線パターン２３を形成する。
この配線パターン２３にはランド２３Ａ及び２３Ｃとこ
れらを結ぶ信号線２３Ｂが形成される。
に示す。すなわち図５において誘電体基板１４（図５
（Ａ））の表面に銅（Ｃｕ）層２１及びクロム（Ｃｒ）
層１３をスパツタリング法により形成し（図５
（Ｂ））、さらに当該銅層２１の表面にレジストを塗布
した後、ＤＰＥによつて配線パターン２３を形成する。
この配線パターン２３にはランド２３Ａ及び２３Ｃとこ
れらを結ぶ信号線２３Ｂが形成される。
【００２９】さらに図６（Ａ）に示すように、配線パタ
ーン２３の一部のクロム層２１をエツチング処理によつ
て除去し、この部分に銅層１３の露出部２４を形成す
る。さらにこの状態において図６（Ｂ）に示すようにラ
ンド部２３Ａ及び２３Ｃと銅層１３の露出部２４以外の
表面にパツシベーシヨン（保護膜）２６を塗布する。従
つて保護膜２６の開口２６Ａ、２６Ｂ及び２６Ｃにおい
てランド部２３Ａ、露出部２４及びランド部２３Ｃが露
出した状態となる。
ーン２３の一部のクロム層２１をエツチング処理によつ
て除去し、この部分に銅層１３の露出部２４を形成す
る。さらにこの状態において図６（Ｂ）に示すようにラ
ンド部２３Ａ及び２３Ｃと銅層１３の露出部２４以外の
表面にパツシベーシヨン（保護膜）２６を塗布する。従
つて保護膜２６の開口２６Ａ、２６Ｂ及び２６Ｃにおい
てランド部２３Ａ、露出部２４及びランド部２３Ｃが露
出した状態となる。
【００３０】従つて銅層１３の露出部２４において酸化
膜１９（図４）が形成される。この場合、図７に示すよ
うに、酸化膜１９の形成位置は種々の位置を選定し得る
と共に、信号線１３の一端にデバイス１５を接続し、終
端をグランド層ＧＮＤに接続するようにしても良い。
膜１９（図４）が形成される。この場合、図７に示すよ
うに、酸化膜１９の形成位置は種々の位置を選定し得る
と共に、信号線１３の一端にデバイス１５を接続し、終
端をグランド層ＧＮＤに接続するようにしても良い。
【００３１】（３）第２実施例 図８は本発明の第２実施例を示し、ストリツプ線路を構
成する薄膜多層基板２０は、例えばポリイミド樹脂でな
る誘電体基板１４を挟んで信号線１３及びクランド層Ｇ
ＮＤが形成されている。この誘電体基板１４の比誘電率
εｒ＝４である。また信号線１３にはデバイス１５が接
続されている。
成する薄膜多層基板２０は、例えばポリイミド樹脂でな
る誘電体基板１４を挟んで信号線１３及びクランド層Ｇ
ＮＤが形成されている。この誘電体基板１４の比誘電率
εｒ＝４である。また信号線１３にはデバイス１５が接
続されている。
【００３２】さらに誘電体基板１４の内部には信号線１
３を形成する材質に対して高電気抵抗の材質でなる高抵
抗層（低電気伝導層）３１が形成されている。この場
合、図９及び図１０に示すように信号線１３を高抵抗層
３１にビアホールＢＨを介して接続するようになされて
いる。
３を形成する材質に対して高電気抵抗の材質でなる高抵
抗層（低電気伝導層）３１が形成されている。この場
合、図９及び図１０に示すように信号線１３を高抵抗層
３１にビアホールＢＨを介して接続するようになされて
いる。
【００３３】以上の構成において、薄膜多層基板３０に
おいては信号線１３を高抵抗層３１に接続することによ
つて、高抵抗層３１が信号線１３の一部に接続形成され
る状態となり、当該高抵抗装置３１によつて終端抵抗が
形成される。従つて信号線１３の線幅又は厚みを変える
等の構成を設けることなく終端抵抗を得ることができ
る。
おいては信号線１３を高抵抗層３１に接続することによ
つて、高抵抗層３１が信号線１３の一部に接続形成され
る状態となり、当該高抵抗装置３１によつて終端抵抗が
形成される。従つて信号線１３の線幅又は厚みを変える
等の構成を設けることなく終端抵抗を得ることができ
る。
【００３４】従つて以上の構成によれば、高抵抗層３１
を形成し信号線１３に接続することにより、信号線１３
の形状を変えることなく特性インピーダンスを変えるこ
とができ、デバイス１５とのインピーダンスマツチング
を一段と容易に実現し得る。
を形成し信号線１３に接続することにより、信号線１３
の形状を変えることなく特性インピーダンスを変えるこ
とができ、デバイス１５とのインピーダンスマツチング
を一段と容易に実現し得る。
【００３５】なお上述の実施例においては、薄膜多層基
板３０として上層部から順に信号線１３、誘電体層１
４、高抵抗層３１、誘電体基板１４及びグランド層ＧＮ
Ｄの順に形成した場合について述べたが、本発明はこれ
に限らず、高抵抗層３１及びグランド層ＧＮＤを入換
え、上層部から順に信号線１３、誘電体基板１４、グラ
ンド層ＧＮＤ、誘電体基板１４及び高抵抗層３１の順に
形成するようにしても良い。
板３０として上層部から順に信号線１３、誘電体層１
４、高抵抗層３１、誘電体基板１４及びグランド層ＧＮ
Ｄの順に形成した場合について述べたが、本発明はこれ
に限らず、高抵抗層３１及びグランド層ＧＮＤを入換
え、上層部から順に信号線１３、誘電体基板１４、グラ
ンド層ＧＮＤ、誘電体基板１４及び高抵抗層３１の順に
形成するようにしても良い。
【００３６】
【発明の効果】上述のように本発明によれば、信号線の
形状を変化させるようにして特性インピーダンスを変え
るようにしたことにより、製造段階において一段と容易
にインピーダンスの設定を行うことができる薄膜多層基
板を実現できる。
形状を変化させるようにして特性インピーダンスを変え
るようにしたことにより、製造段階において一段と容易
にインピーダンスの設定を行うことができる薄膜多層基
板を実現できる。
【００３７】また信号線でなる第１の層及びグランド層
でなる第２の層に対して第３の高抵抗層を形成し、信号
線及び当該高抵抗層を接続することにより、信号線の形
状を変化させることなく終端抵抗を付加することがで
き、この分製造段階において一段と容易にインピーダン
スの設定を行うことができる。
でなる第２の層に対して第３の高抵抗層を形成し、信号
線及び当該高抵抗層を接続することにより、信号線の形
状を変化させることなく終端抵抗を付加することがで
き、この分製造段階において一段と容易にインピーダン
スの設定を行うことができる。
【図１】本発明の第１実施例による薄膜多層基板の構成
を示す断面図である。
を示す断面図である。
【図２】配線幅の変更によるインピーダンス調整の説明
に供する略線図である。
に供する略線図である。
【図３】配線幅の変更によるインピーダンス調整の説明
に供する略線図である。
に供する略線図である。
【図４】配線厚みの変更によるインピーダンス調整の説
明に供する略線図である。
明に供する略線図である。
【図５】酸化膜の生成方法を示す斜視図である。
【図６】酸化膜の生成方法を示す斜視図である。
【図７】配線厚みの変更によるインピーダンス調整の説
明に供する略線図である。
明に供する略線図である。
【図８】本発明の第２実施例による薄膜多層基板の構成
を示す断面図である。
を示す断面図である。
【図９】第２実施例の構成を示す略線図である。
【図１０】第２実施例の全体構成を示す斜視図である。
【図１１】従来の薄膜多層基板の構成を示す略線図であ
る。
る。
１０、３０……薄膜多層基板、１３、１８……信号線、
１４……誘電体基板、１５、１６……デバイス、１９…
…酸化膜、３１……高抵抗層、ＧＮＤ……グランド層、
ＢＨ……ビアホール。
１４……誘電体基板、１５、１６……デバイス、１９…
…酸化膜、３１……高抵抗層、ＧＮＤ……グランド層、
ＢＨ……ビアホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 1/02 Ｐ
Claims (4)
- 【請求項１】所定の誘電体基板を挟んで信号線及びグラ
ンド層を形成した薄膜多層基板において、 上記信号線の形状を上記信号線の全体又は一部で変化さ
せ、当該変化に応じてインピーダンスを変えるようにし
たことを特徴とする薄膜多層基板。 - 【請求項２】上記信号線は、 上記信号線の全体又は一部において線幅を変化させ、当
該変化に応じてインピーダンスを変えるようにしたこと
を特徴とする請求項１に記載の薄膜多層基板。 - 【請求項３】上記信号線は、 上記信号線の全体又は一部において線厚を変化させ、当
該変化に応じてインピーダンスを変えるようにしたこと
を特徴とする請求項１に記載の薄膜多層基板。 - 【請求項４】所定の誘電体基板を挟んで信号線及びグラ
ンド層を形成した薄膜多層基板において、 上記信号線の全体又は一部において線材の材質を変化さ
せ、当該変化に応じてインピーダンスを変えるようにし
たことを特徴とする薄膜多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268093A JPH07106759A (ja) | 1993-09-30 | 1993-09-30 | 薄膜多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268093A JPH07106759A (ja) | 1993-09-30 | 1993-09-30 | 薄膜多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106759A true JPH07106759A (ja) | 1995-04-21 |
Family
ID=17453799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268093A Pending JPH07106759A (ja) | 1993-09-30 | 1993-09-30 | 薄膜多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106759A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138552A (ja) * | 1998-10-29 | 2000-05-16 | Kyocera Corp | 弾性表面波装置 |
| KR20030084511A (ko) * | 2002-04-27 | 2003-11-01 | 삼성전자주식회사 | 타이 바의 부하효과를 보상하는 수단을 구비한 반도체메모리 모듈 |
| US6856709B2 (en) | 2001-11-01 | 2005-02-15 | Opnext Japan, Inc. | Optical modulation device |
| KR100726458B1 (ko) * | 2006-01-16 | 2007-06-11 | 삼성전자주식회사 | 기판조립체 |
| JP2007242745A (ja) * | 2006-03-07 | 2007-09-20 | Renesas Technology Corp | プリント回路基板、ｃａｄプログラム、電磁界シミュレータ、回路シミュレータ、自動車、半導体装置、ならびにユーザガイド |
| JP2011114296A (ja) * | 2009-11-30 | 2011-06-09 | Samsung Electronics Co Ltd | フレキシブル基板およびフレキシブル基板の製造方法 |
| US8089004B2 (en) | 2007-09-28 | 2012-01-03 | Renesas Electronics Corporation | Semiconductor device including wiring excellent in impedance matching, and method for designing the same |
| JPWO2015076121A1 (ja) * | 2013-11-20 | 2017-03-16 | 株式会社村田製作所 | 多層配線基板およびこれを備えるプローブカード |
| JPWO2022091192A1 (ja) * | 2020-10-27 | 2022-05-05 |
-
1993
- 1993-09-30 JP JP5268093A patent/JPH07106759A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138552A (ja) * | 1998-10-29 | 2000-05-16 | Kyocera Corp | 弾性表面波装置 |
| US6856709B2 (en) | 2001-11-01 | 2005-02-15 | Opnext Japan, Inc. | Optical modulation device |
| KR20030084511A (ko) * | 2002-04-27 | 2003-11-01 | 삼성전자주식회사 | 타이 바의 부하효과를 보상하는 수단을 구비한 반도체메모리 모듈 |
| KR100726458B1 (ko) * | 2006-01-16 | 2007-06-11 | 삼성전자주식회사 | 기판조립체 |
| US7778040B2 (en) | 2006-01-16 | 2010-08-17 | Samsung Electronics Co., Ltd. | Printed circuit board assembly |
| JP2007242745A (ja) * | 2006-03-07 | 2007-09-20 | Renesas Technology Corp | プリント回路基板、ｃａｄプログラム、電磁界シミュレータ、回路シミュレータ、自動車、半導体装置、ならびにユーザガイド |
| US8089004B2 (en) | 2007-09-28 | 2012-01-03 | Renesas Electronics Corporation | Semiconductor device including wiring excellent in impedance matching, and method for designing the same |
| JP2011114296A (ja) * | 2009-11-30 | 2011-06-09 | Samsung Electronics Co Ltd | フレキシブル基板およびフレキシブル基板の製造方法 |
| JPWO2015076121A1 (ja) * | 2013-11-20 | 2017-03-16 | 株式会社村田製作所 | 多層配線基板およびこれを備えるプローブカード |
| JPWO2022091192A1 (ja) * | 2020-10-27 | 2022-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6819202B2 (en) | Power splitter having counter rotating circuit lines | |
| US20040124493A1 (en) | Method for forming a printed circuit board and a printed circuit board formed thereby | |
| JPH1154921A (ja) | 多層配線基板 | |
| JPH07106759A (ja) | 薄膜多層基板 | |
| US20030113669A1 (en) | Method of fabricating passive device on printed circuit board | |
| KR20000034924A (ko) | 저온 동시소성 다층세라믹내 수동 전자소자들 | |
| US20030076197A1 (en) | Adding electrical resistance in series with bypass capacitors using annular resistors | |
| US6713399B1 (en) | Carbon-conductive ink resistor printed circuit board and its fabrication method | |
| EP1480286A1 (en) | Microwave frequency surface mount components and methods of forming same | |
| JP2846803B2 (ja) | 多層配線基板 | |
| JP3141350B2 (ja) | 発振回路の発振周波数の調整方法 | |
| JPH0680964B2 (ja) | ストリップラインを有する回路装置 | |
| US20030098177A1 (en) | Multi-layer circuit board | |
| JP3336212B2 (ja) | 高周波回路基板および容量調整方法 | |
| JP3297447B2 (ja) | 高周波多層回路基板調整法 | |
| JP3130792B2 (ja) | 薄膜回路基板 | |
| JPH07176403A (ja) | 厚膜回路およびその製造方法 | |
| JPH05152768A (ja) | 多層構造基板 | |
| JPH05299792A (ja) | 高周波用回路基板 | |
| JPH02288290A (ja) | 混成集積回路 | |
| JPH03104293A (ja) | プリント基板 | |
| JPH06283909A (ja) | マイクロストリップラインの回路素子 | |
| JPH04340796A (ja) | プリント配線板 | |
| JPH0575229A (ja) | プリント配線板及び製造方法 | |
| JPH0537278A (ja) | 高周波モジユールにおける内蔵共振器の調整方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040618 |