JPH07106937A - 半導体スイツチ - Google Patents
半導体スイツチInfo
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- JPH07106937A JPH07106937A JP26835093A JP26835093A JPH07106937A JP H07106937 A JPH07106937 A JP H07106937A JP 26835093 A JP26835093 A JP 26835093A JP 26835093 A JP26835093 A JP 26835093A JP H07106937 A JPH07106937 A JP H07106937A
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Abstract
(57)【要約】
【目的】本発明は小型かつ低電圧駆動でありながら低挿
入損失と低歪の半導体スイツチを実現する。 【構成】信号通路に直列に接続される第１の電界効果ト
ランジスタ段のピンチオフ電圧を信号通路及び接地電位
間に接続される第２の電界効果トランジスタ段のピンチ
オフ電圧に対して低い電位に設定する。これにより第１
及び第２の電界効果トランジスタ段が同一動作特性によ
つて動作しないようにする。この結果、信号通路と接地
電位間に接続された第２の電界効果トランジスタに漏れ
電力を発生させることなく、信号通路に直列に接続され
た第１の電界効果トランジスタのみをオン動作させるこ
とができる。これにより半導体スイツチの挿入損失及び
歪を従来に比して一段と小さくすることができる。
入損失と低歪の半導体スイツチを実現する。 【構成】信号通路に直列に接続される第１の電界効果ト
ランジスタ段のピンチオフ電圧を信号通路及び接地電位
間に接続される第２の電界効果トランジスタ段のピンチ
オフ電圧に対して低い電位に設定する。これにより第１
及び第２の電界効果トランジスタ段が同一動作特性によ
つて動作しないようにする。この結果、信号通路と接地
電位間に接続された第２の電界効果トランジスタに漏れ
電力を発生させることなく、信号通路に直列に接続され
た第１の電界効果トランジスタのみをオン動作させるこ
とができる。これにより半導体スイツチの挿入損失及び
歪を従来に比して一段と小さくすることができる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１１） 発明が解決しようとする課題 課題を解決するための手段（図２及び図７） 作用（図３及び図４） 実施例（図１〜図１０） （１）歪み発生の原理（図１） （２）スイツチ回路の構成（図２〜図６） （３）ＳＰＤＴスイツチ回路（図７） （４）ピンチオフ電圧ＶP の設定（図８〜図１０） （４−１）飽和電流ＩDSS から得られるピンチオフ電圧
ＶP の設定（図８〜図１０） （４−２）ゲート幅Ｗg を用いたピンチオフ電圧ＶP の
設定（図８〜図１０） （５）他の実施例 発明の効果
ＶP の設定（図８〜図１０） （４−２）ゲート幅Ｗg を用いたピンチオフ電圧ＶP の
設定（図８〜図１０） （５）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体スイツチに関し、
例えばデイジタルセルラ電話のアンテナスイツチに適用
し得るものである。
例えばデイジタルセルラ電話のアンテナスイツチに適用
し得るものである。
【０００３】
【従来の技術】現在、自動車電話や携帯電話等の移動体
通信事業は大きく発展してきている。これに伴い都市部
においては通信回線の不足が深刻になつてきている。こ
のため各国で様々な移動体通信システムが立ち上がろう
としている。これらの通信システムの多くは現在の移動
体通信システムより高周波側の準マイクロ波帯域を使用
している。
通信事業は大きく発展してきている。これに伴い都市部
においては通信回線の不足が深刻になつてきている。こ
のため各国で様々な移動体通信システムが立ち上がろう
としている。これらの通信システムの多くは現在の移動
体通信システムより高周波側の準マイクロ波帯域を使用
している。
【０００４】これらの通信システムにおける携帯端末に
おいては半導体電界効果トランジスタ（ＦＥＴ：field
effect transistor ）を使用して準マイクロ波信号を処
理する場合が多い。特に準マイクロ波帯を使用する場
合、携帯端末に要求される各種の条件（すなわち小型、
低電圧駆動及び低消費電力）を実現できるガリウム・ヒ
素・電界効果トランジスタを用いたＭＭＩＣ（Monolith
ic Microwave IC ）の開発が重要となつてきている。
おいては半導体電界効果トランジスタ（ＦＥＴ：field
effect transistor ）を使用して準マイクロ波信号を処
理する場合が多い。特に準マイクロ波帯を使用する場
合、携帯端末に要求される各種の条件（すなわち小型、
低電圧駆動及び低消費電力）を実現できるガリウム・ヒ
素・電界効果トランジスタを用いたＭＭＩＣ（Monolith
ic Microwave IC ）の開発が重要となつてきている。
【０００５】これらガリウム・ヒ素・電界効果トランジ
スタを用いたマイクロ波信号処理デバイスのうち重要な
キーデバイスの１つにＳＰＤＴ（Single Pole Dual Thr
ough）スイツチがある。このＳＰＤＴスイツチを図１１
に示す。ＳＰＤＴスイツチ１は送信用スイツチ２と受信
用スイツチ３とによつて構成されている。２つのスイツ
チ２及び３を構成するシヤントＦＥＴ２Ａ、３Ａ及びシ
リーズＦＥＴ２Ｂ、３Ｂにはそれぞれ同じピンチオフ電
圧ＶP （＝ 0.5〔Ｖ〕）を有する電界効果トランジスタ
が用いられている。
スタを用いたマイクロ波信号処理デバイスのうち重要な
キーデバイスの１つにＳＰＤＴ（Single Pole Dual Thr
ough）スイツチがある。このＳＰＤＴスイツチを図１１
に示す。ＳＰＤＴスイツチ１は送信用スイツチ２と受信
用スイツチ３とによつて構成されている。２つのスイツ
チ２及び３を構成するシヤントＦＥＴ２Ａ、３Ａ及びシ
リーズＦＥＴ２Ｂ、３Ｂにはそれぞれ同じピンチオフ電
圧ＶP （＝ 0.5〔Ｖ〕）を有する電界効果トランジスタ
が用いられている。
【０００６】この送信側スイツチ２は送信回路から端子
Ｐ１へ与えられた高周波信号をアンテナ端子Ｐ２へ伝送
するかを切り換えており、他方の受信側スイツチ３はア
ンテナによつて受信された高周波信号をアンテナ端子Ｐ
２から端子Ｐ３を介して受信回路へ伝送するかを切り換
えている。そしてこのように電界効果トランジスタによ
つて構成されたＳＰＤＴ（Single Pole Dual Through）
スイツチの消費電力は本質的には非常に小さい。
Ｐ１へ与えられた高周波信号をアンテナ端子Ｐ２へ伝送
するかを切り換えており、他方の受信側スイツチ３はア
ンテナによつて受信された高周波信号をアンテナ端子Ｐ
２から端子Ｐ３を介して受信回路へ伝送するかを切り換
えている。そしてこのように電界効果トランジスタによ
つて構成されたＳＰＤＴ（Single Pole Dual Through）
スイツチの消費電力は本質的には非常に小さい。
【０００７】
【発明が解決しようとする課題】ところが移動体通信携
帯端末の場合、このように送信端子とアンテナとを接続
するスイツチ部分（すなわちシヤントＦＥＴ２Ａ及びシ
リーズＦＥＴ２Ｂ）の挿入損失が携帯端末全体の消費電
力に大きく影響する。従つて受信側スイツチ２の挿入損
失は極力小さくする必要がある。また送信マイクロ波電
力はかなり大きい場合があるので（例えば１０Ｗ程
度）、受信側スイツチ２の透過特性の線形性が補償され
ること（すなわち低歪であること）が移動体通信携帯端
末用に使用されるＳＰＤＴスイツチにとつては特に重要
である。
帯端末の場合、このように送信端子とアンテナとを接続
するスイツチ部分（すなわちシヤントＦＥＴ２Ａ及びシ
リーズＦＥＴ２Ｂ）の挿入損失が携帯端末全体の消費電
力に大きく影響する。従つて受信側スイツチ２の挿入損
失は極力小さくする必要がある。また送信マイクロ波電
力はかなり大きい場合があるので（例えば１０Ｗ程
度）、受信側スイツチ２の透過特性の線形性が補償され
ること（すなわち低歪であること）が移動体通信携帯端
末用に使用されるＳＰＤＴスイツチにとつては特に重要
である。
【０００８】このため信号経路に対してシヤントの部分
に接続されるシヤントＦＥＴ２Ａを２段直列に接続した
り、デユアルゲートＦＥＴを用いることにより歪みを低
下させる方法が提案されている。
に接続されるシヤントＦＥＴ２Ａを２段直列に接続した
り、デユアルゲートＦＥＴを用いることにより歪みを低
下させる方法が提案されている。
【０００９】ところが前者の方法の場合（P.Bemkopf,M.
Schindler,A.Bertrand,"A HIGH POWER K/Ka-BAND MONOL
ITHIC T/R SWITCH",IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest,1991,pp.15
-18 ）、ＦＥＴ数の増加によるデバイスサイズの増加や
ＦＥＴ部分の損失の増加による特性の悪化等の弊害があ
り、また制御電圧も０／−１０〔Ｖ〕と大きく移動体通
信端末に適用するには不適当であつた。
Schindler,A.Bertrand,"A HIGH POWER K/Ka-BAND MONOL
ITHIC T/R SWITCH",IEEE Microwave and Millimeter-Wa
ve Monolithic Circuits Symposium Digest,1991,pp.15
-18 ）、ＦＥＴ数の増加によるデバイスサイズの増加や
ＦＥＴ部分の損失の増加による特性の悪化等の弊害があ
り、また制御電圧も０／−１０〔Ｖ〕と大きく移動体通
信端末に適用するには不適当であつた。
【００１０】同様に後者の方法の場合（M.J.Schindler,
T.E.Kazior,"A High Power 2-18 GHz T/R Switch",1990
IEEE MTT-S Digest,pp.453-456 ）、前者の場合に比し
て損失の点で有利な反面、線形性が劣る問題があつた。
またシングルゲートＦＥＴの場合に比して挿入損失も増
加し、かつ制御電圧も０／−１４〔Ｖ〕、−１０
〔Ｖ〕、−７〔Ｖ〕と大きく低電圧駆動に適していると
はいえない。
T.E.Kazior,"A High Power 2-18 GHz T/R Switch",1990
IEEE MTT-S Digest,pp.453-456 ）、前者の場合に比し
て損失の点で有利な反面、線形性が劣る問題があつた。
またシングルゲートＦＥＴの場合に比して挿入損失も増
加し、かつ制御電圧も０／−１４〔Ｖ〕、−１０
〔Ｖ〕、−７〔Ｖ〕と大きく低電圧駆動に適していると
はいえない。
【００１１】本発明は以上の点を考慮してなされたもの
で、小型かつ低電圧駆動でありながた低挿入損失と低歪
の両特性を同時に実現することができる半導体スイツチ
を提案しようとするものである。
で、小型かつ低電圧駆動でありながた低挿入損失と低歪
の両特性を同時に実現することができる半導体スイツチ
を提案しようとするものである。
【００１２】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、信号通路（Ｐ１１及びＰ１２間）
に対して直列接続された第１の電界効果トランジスタ段
１０Ｂと、信号通路（１１及びＰ１２間）と接地電位間
に接続され、ピンチオフ電圧ＶPAが第１の電界効果トラ
ンジスタ段１０Ｂにおけるピンチオフ電圧ＶPBに比して
高い電位に設定されてなる第２の電界効果トランジスタ
段１０Ａとを設けることにより半導体スイツチを形成す
るようにする。
め本発明においては、信号通路（Ｐ１１及びＰ１２間）
に対して直列接続された第１の電界効果トランジスタ段
１０Ｂと、信号通路（１１及びＰ１２間）と接地電位間
に接続され、ピンチオフ電圧ＶPAが第１の電界効果トラ
ンジスタ段１０Ｂにおけるピンチオフ電圧ＶPBに比して
高い電位に設定されてなる第２の電界効果トランジスタ
段１０Ａとを設けることにより半導体スイツチを形成す
るようにする。
【００１３】また本発明においては、第１の端子Ｐ２１
及び第２の端子Ｐ２２間を送信路とする第１の信号通路
に対して直列接続された第１の電界効果トランジスタ段
２１Ｂと、第１の信号通路と接地電位間に接続され、ピ
ンチオフ電圧ＶPAが第１の電界効果トランジスタ段２１
Ｂにおけるピンチオフ電圧ＶPBに比して高い電位に設定
されてなる第２の電界効果トランジスタ段２１Ａと、第
２の端子Ｐ２２及び第３の端子Ｐ２３間を受信路とする
第２の信号通路に対して直列接続され、ピンチオフ電圧
ＶPBが第１の電界効果トランジスタ段２１Ｂにおけるピ
ンチオフ電圧ＶPBに比して高い電位に設定されてなる第
３の電界効果トランジスタ段２２Ｂと、第２の信号通路
と接地電位間に接続された第４の電界効果トランジスタ
段２２Ａとを設けることにより半導体スイツチを形成す
るようにする。
及び第２の端子Ｐ２２間を送信路とする第１の信号通路
に対して直列接続された第１の電界効果トランジスタ段
２１Ｂと、第１の信号通路と接地電位間に接続され、ピ
ンチオフ電圧ＶPAが第１の電界効果トランジスタ段２１
Ｂにおけるピンチオフ電圧ＶPBに比して高い電位に設定
されてなる第２の電界効果トランジスタ段２１Ａと、第
２の端子Ｐ２２及び第３の端子Ｐ２３間を受信路とする
第２の信号通路に対して直列接続され、ピンチオフ電圧
ＶPBが第１の電界効果トランジスタ段２１Ｂにおけるピ
ンチオフ電圧ＶPBに比して高い電位に設定されてなる第
３の電界効果トランジスタ段２２Ｂと、第２の信号通路
と接地電位間に接続された第４の電界効果トランジスタ
段２２Ａとを設けることにより半導体スイツチを形成す
るようにする。
【００１４】
【作用】信号通路に直列に接続される第１の電界効果ト
ランジスタ段１０Ｂのピンチオフ電圧ＶPBを信号通路及
び接地電位間に接続される第２の電界効果トランジスタ
段１０Ａのピンチオフ電圧ＶPAに対して低い電位に設定
し、第１及び第２の電界効果トランジスタ段１０Ｂ及び
１０Ａが同一動作特性によつて動作しないようにする。
これにより信号通路と接地電位間に接続された第２の電
界効果トランジスタ段１０Ａに漏れ電力を発生させるこ
となく、信号通路に直列に接続された第１の電界効果ト
ランジスタ段１０Ｂのみをオン動作させることができ
る。この結果、第１の電界効果トランジスタ段１０Ｂに
よる挿入損失を小さくでき、また第１及び第２の電界効
果トランジスタ段１０Ｂ及び１０Ａによつて生じる歪を
一段と小さくすることができる。
ランジスタ段１０Ｂのピンチオフ電圧ＶPBを信号通路及
び接地電位間に接続される第２の電界効果トランジスタ
段１０Ａのピンチオフ電圧ＶPAに対して低い電位に設定
し、第１及び第２の電界効果トランジスタ段１０Ｂ及び
１０Ａが同一動作特性によつて動作しないようにする。
これにより信号通路と接地電位間に接続された第２の電
界効果トランジスタ段１０Ａに漏れ電力を発生させるこ
となく、信号通路に直列に接続された第１の電界効果ト
ランジスタ段１０Ｂのみをオン動作させることができ
る。この結果、第１の電界効果トランジスタ段１０Ｂに
よる挿入損失を小さくでき、また第１及び第２の電界効
果トランジスタ段１０Ｂ及び１０Ａによつて生じる歪を
一段と小さくすることができる。
【００１５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１６】（１）歪み発生の原理 まずＦＥＴを使用したスイツチ回路の歪み発生機構につ
いて説明する。歪みにはＦＥＴがオン状態にある場合に
発生する歪みとオフ状態にある場合に発生する歪みの２
種類がある。
いて説明する。歪みにはＦＥＴがオン状態にある場合に
発生する歪みとオフ状態にある場合に発生する歪みの２
種類がある。
【００１７】前者の歪みは電流制限による歪みである。
これは高周波信号がＦＥＴのドレインとソース間を通過
するときに流れる高周波信号電流が飽和電流ＩDSS より
多く流れることができないことに起因するもので、飽和
電流ＩDSS を越える振幅の電流が流れる部分が歪みとな
る。
これは高周波信号がＦＥＴのドレインとソース間を通過
するときに流れる高周波信号電流が飽和電流ＩDSS より
多く流れることができないことに起因するもので、飽和
電流ＩDSS を越える振幅の電流が流れる部分が歪みとな
る。
【００１８】これに対して後者の歪みは本来流れてはな
らない電流が流れることによる歪みである。これはＦＥ
Ｔのドレインとソース間に印加される高周波信号電圧が
ピンチオフ電圧ＶP 又はブレイクダウン電圧ＶBRを越え
るときリーク電力が発生することに起因するもので、こ
れら電圧ＶP 又ＶBRを越える振幅の電圧が印加される部
分（図１の斜線部分）が歪みとなるものである。
らない電流が流れることによる歪みである。これはＦＥ
Ｔのドレインとソース間に印加される高周波信号電圧が
ピンチオフ電圧ＶP 又はブレイクダウン電圧ＶBRを越え
るときリーク電力が発生することに起因するもので、こ
れら電圧ＶP 又ＶBRを越える振幅の電圧が印加される部
分（図１の斜線部分）が歪みとなるものである。
【００１９】これら２種類の歪のうちデイジタルセルラ
電話のように低電圧駆動される通信端末のスイツチ回路
において問題となるのは高周波信号電圧がピンチオフ電
圧ＶP を越える場合の歪みである。すなわちピンチオフ
電圧ＶP と直流ゲートバイアスＶBIASS の差よりも高周
波信号電圧の振幅が大きくなる場合である。この場合に
非導通状態であるべきシヤントＦＥＴにリーク電流が流
れ、アンテナ端子Ｐ２に流れる信号電流に歪みが発生す
るのである。
電話のように低電圧駆動される通信端末のスイツチ回路
において問題となるのは高周波信号電圧がピンチオフ電
圧ＶP を越える場合の歪みである。すなわちピンチオフ
電圧ＶP と直流ゲートバイアスＶBIASS の差よりも高周
波信号電圧の振幅が大きくなる場合である。この場合に
非導通状態であるべきシヤントＦＥＴにリーク電流が流
れ、アンテナ端子Ｐ２に流れる信号電流に歪みが発生す
るのである。
【００２０】（２）スイツチ回路の構成 図２において１０は本実施例で用いるスイツチ回路１０
を示す。このスイツチ回路１０は信号線路に対して直列
に（すなわちシリーズに）接続されるシリーズＦＥＴ１
０Ｂのピンチオフ電圧ＶPBを信号線路と接地電位間に
（すなわちシヤントに）接続されるシヤントＦＥＴ１０
Ａのピンチオフ電圧ＶPAに比して低く設定することを特
徴としている。
を示す。このスイツチ回路１０は信号線路に対して直列
に（すなわちシリーズに）接続されるシリーズＦＥＴ１
０Ｂのピンチオフ電圧ＶPBを信号線路と接地電位間に
（すなわちシヤントに）接続されるシヤントＦＥＴ１０
Ａのピンチオフ電圧ＶPAに比して低く設定することを特
徴としている。
【００２１】この実施例の場合、前者のピンチオフ電圧
ＶPBは− 1.0〔Ｖ〕に設定され、また後者のピンチオフ
電圧ＶPAは 0.5〔Ｖ〕に設定されている。このようにピ
ンチオフ電圧ＶPB及びＶPAに電位差を設けることにより
挿入損失の低減と歪みの低減とを同時に実現できるよう
になされている。
ＶPBは− 1.0〔Ｖ〕に設定され、また後者のピンチオフ
電圧ＶPAは 0.5〔Ｖ〕に設定されている。このようにピ
ンチオフ電圧ＶPB及びＶPAに電位差を設けることにより
挿入損失の低減と歪みの低減とを同時に実現できるよう
になされている。
【００２２】このときにおける各ＦＥＴ１０Ａ、１０Ｂ
の動作状態を図３を用いて説明する。スイツチ回路１０
のスイツチがオン動作するとき（すなわちシリーズＦＥ
Ｔ１０Ｂがオン状態であり、かつシヤントＦＥＴ１０Ａ
がオフ状態であるとき）、オン状態にあるシリーズＦＥ
Ｔ１０Ｂのドレイン−ソース間の抵抗はピンチオフ電圧
ＶPBが低く設定されているため小さい。これにより端子
Ｐ１１から端子Ｐ１２側へ（又は端子Ｐ１２から端子Ｐ
１１へ）比較的大きな信号電流ＩdBを流すことができ、
挿入損失を小さく抑えることができるのである。
の動作状態を図３を用いて説明する。スイツチ回路１０
のスイツチがオン動作するとき（すなわちシリーズＦＥ
Ｔ１０Ｂがオン状態であり、かつシヤントＦＥＴ１０Ａ
がオフ状態であるとき）、オン状態にあるシリーズＦＥ
Ｔ１０Ｂのドレイン−ソース間の抵抗はピンチオフ電圧
ＶPBが低く設定されているため小さい。これにより端子
Ｐ１１から端子Ｐ１２側へ（又は端子Ｐ１２から端子Ｐ
１１へ）比較的大きな信号電流ＩdBを流すことができ、
挿入損失を小さく抑えることができるのである。
【００２３】一方、オフ状態にあるシリーズＦＥＴ１０
Ａのピンチオフ電圧ＶPAは高く設定されているため直流
ゲートバイアス電圧ＶBIASS （ＶOFF ）とピンチオフ電
圧ＶPAとの電位差が大きな値に設定されている。これに
より大電力高周波信号が入力される場合にも高周波信号
電圧振幅がＦＥＴのピンチオフ電圧ＶPAを越えることは
なく、歪みを非常に小さく抑えることができるのであ
る。
Ａのピンチオフ電圧ＶPAは高く設定されているため直流
ゲートバイアス電圧ＶBIASS （ＶOFF ）とピンチオフ電
圧ＶPAとの電位差が大きな値に設定されている。これに
より大電力高周波信号が入力される場合にも高周波信号
電圧振幅がＦＥＴのピンチオフ電圧ＶPAを越えることは
なく、歪みを非常に小さく抑えることができるのであ
る。
【００２４】次にこのスイツチ回路１０を用いた場合の
挿入損失特性のシミレーシヨン結果を図４〜図６に示
す。このシミレーシヨンでは実測のＧａＡｓ型ＪＦＥＴ
（Junction FET）のデータを使用している。ここで図４
は実施例のスイツチ回路１０（すなわちシリーズＦＥＴ
１０Ｂのピンチオフ電圧ＶPBを− 1.0〔Ｖ〕、シヤント
ＦＥＴ１０Ａのピンチオフ電圧ＶPAを 0.5〔Ｖ〕）のシ
ミレーシヨン結果を示したものであり、図５および図６
はそれぞれ従来のスイツチ回路１のシミユレーシヨン結
果を示すものである。
挿入損失特性のシミレーシヨン結果を図４〜図６に示
す。このシミレーシヨンでは実測のＧａＡｓ型ＪＦＥＴ
（Junction FET）のデータを使用している。ここで図４
は実施例のスイツチ回路１０（すなわちシリーズＦＥＴ
１０Ｂのピンチオフ電圧ＶPBを− 1.0〔Ｖ〕、シヤント
ＦＥＴ１０Ａのピンチオフ電圧ＶPAを 0.5〔Ｖ〕）のシ
ミレーシヨン結果を示したものであり、図５および図６
はそれぞれ従来のスイツチ回路１のシミユレーシヨン結
果を示すものである。
【００２５】ここで図５はピンチオフ電圧ＶPA及びＶPB
が共に 0.5〔Ｖ〕とする場合のシミレーシヨン結果を示
し、図６はピンチオフ電圧ＶPA及びＶPBが共に− 1.0
〔Ｖ〕とする場合のシミレーシヨン結果を示す。また全
てのＦＥＴゲート幅は１〔mm〕、ゲート長は 0.5〔μ
ｍ〕とする。図からも分かるように実施例のスイツチ回
路１０の場合には挿入損失は小さく、またその特性曲線
の低下も小さいことが分かる。
が共に 0.5〔Ｖ〕とする場合のシミレーシヨン結果を示
し、図６はピンチオフ電圧ＶPA及びＶPBが共に− 1.0
〔Ｖ〕とする場合のシミレーシヨン結果を示す。また全
てのＦＥＴゲート幅は１〔mm〕、ゲート長は 0.5〔μ
ｍ〕とする。図からも分かるように実施例のスイツチ回
路１０の場合には挿入損失は小さく、またその特性曲線
の低下も小さいことが分かる。
【００２６】例えば 1.5〔GHz 〕のときの挿入損失を比
較すると、実施例のスイツチ回路１０はピンチオフ電圧
ＶPA及びＶPBを共に 0.5〔Ｖ〕としたスイツチ回路１の
場合に比して約0.15〔dB〕程優れていることが分かる。
一方、挿入損失の点では実施例のスイツチ回路１０はピ
ンチオフ電圧ＶPA及びＶPBを共に− 1.0〔Ｖ〕としたス
イツチ回路１の場合とほぼ同等であるがアイソレーシヨ
ンの点ではやはり実施例の方が優れている。
較すると、実施例のスイツチ回路１０はピンチオフ電圧
ＶPA及びＶPBを共に 0.5〔Ｖ〕としたスイツチ回路１の
場合に比して約0.15〔dB〕程優れていることが分かる。
一方、挿入損失の点では実施例のスイツチ回路１０はピ
ンチオフ電圧ＶPA及びＶPBを共に− 1.0〔Ｖ〕としたス
イツチ回路１の場合とほぼ同等であるがアイソレーシヨ
ンの点ではやはり実施例の方が優れている。
【００２７】また歪について考える。スイツチ回路のス
イツチがオン状態のとき、オン状態のシリーズＦＥＴ１
０Ｂのゲート幅は十分大きいため電流制限による歪は無
視できる。従つてオフ状態のシヤントＦＥＴ１０Ａで発
生する電圧制限による歪強度がスイツチ全体の歪強度を
決定する。前にも述べたように電源電圧が比較的小さい
場合には歪はほとんど発生しない。
イツチがオン状態のとき、オン状態のシリーズＦＥＴ１
０Ｂのゲート幅は十分大きいため電流制限による歪は無
視できる。従つてオフ状態のシヤントＦＥＴ１０Ａで発
生する電圧制限による歪強度がスイツチ全体の歪強度を
決定する。前にも述べたように電源電圧が比較的小さい
場合には歪はほとんど発生しない。
【００２８】実際、スイツチ回路１０を構成するＦＥＴ
を１／−２〔Ｖ〕の制御電圧で駆動する場合、高周波信
号電圧が直流ゲートバイアスとピンチオフ電圧との差よ
り小さいときには歪を十分小さく抑えることができる。
またスイツチ回路１０が接続される信号線路の抵抗値を
50〔Ω〕とし、またスイツチ回路１０を構成するＦＥＴ
のしきい値電圧とピンチオフ電圧が等しいとした場合、
歪を小さく抑えることができる最大高周波電力は64.5
〔ｍＷ〕と大きな値をとることができる。これに対して
挿入損失では実施例のスイツチ回路１０と大差なかつた
従来のスイツチ回路１（２つのＦＥＴ１Ｂ及び１Ａのピ
ンチオフ電圧ＶPB及びＶPAが共に− 1.0〔Ｖ〕の例）の
最大高周波電力は10〔ｍＷ〕程度である。
を１／−２〔Ｖ〕の制御電圧で駆動する場合、高周波信
号電圧が直流ゲートバイアスとピンチオフ電圧との差よ
り小さいときには歪を十分小さく抑えることができる。
またスイツチ回路１０が接続される信号線路の抵抗値を
50〔Ω〕とし、またスイツチ回路１０を構成するＦＥＴ
のしきい値電圧とピンチオフ電圧が等しいとした場合、
歪を小さく抑えることができる最大高周波電力は64.5
〔ｍＷ〕と大きな値をとることができる。これに対して
挿入損失では実施例のスイツチ回路１０と大差なかつた
従来のスイツチ回路１（２つのＦＥＴ１Ｂ及び１Ａのピ
ンチオフ電圧ＶPB及びＶPAが共に− 1.0〔Ｖ〕の例）の
最大高周波電力は10〔ｍＷ〕程度である。
【００２９】このようにスイツチ回路１０はピンチオフ
電圧に差を設けた２つのＦＥＴによつて構成されている
ことにより小型であり、歪特性や挿入損失にも優れてい
ることが分かる。これによりシリーズＦＥＴ１０Ｂ及び
シヤントＦＥＴ１０ＡのうちシリーズＦＥＴ１０Ｂのゲ
ート幅を小さくすることができる。又はシヤントＦＥＴ
１０Ａの耐圧を小さくすることができる。
電圧に差を設けた２つのＦＥＴによつて構成されている
ことにより小型であり、歪特性や挿入損失にも優れてい
ることが分かる。これによりシリーズＦＥＴ１０Ｂ及び
シヤントＦＥＴ１０ＡのうちシリーズＦＥＴ１０Ｂのゲ
ート幅を小さくすることができる。又はシヤントＦＥＴ
１０Ａの耐圧を小さくすることができる。
【００３０】（３）ＳＰＤＴスイツチ回路 続いてデイジタルセルラ電話のアンテナスイツチとして
用いられるＳＰＤＴスイツチ回路にスイツチ回路１０を
適用する場合について説明する。図７において２０は全
体としてスイツチ回路１０を用いたＳＰＤＴスイツチ回
路を示している。
用いられるＳＰＤＴスイツチ回路にスイツチ回路１０を
適用する場合について説明する。図７において２０は全
体としてスイツチ回路１０を用いたＳＰＤＴスイツチ回
路を示している。
【００３１】このようにＳＰＤＴスイツチ回路２０とし
て使用する場合にも受信側スイツチ２１及び送信側スイ
ツチ２２を構成するシリーズＦＥＴ２１Ｂ及び２２Ｂの
ピンチオフ電圧ＶPBの電位を受信側スイツチ２１を構成
するシヤントＦＥＴ２１Ａのピンチオフ電圧ＶVAの電位
よりも高く設定する。すなわちシリーズＦＥＴ２１Ｂ及
び２２Ｂのピンチオフ電圧ＶPBを 0.5〔Ｖ〕に設定し、
シヤントＦＥＴ２１Ａのピンチオフ電圧ＶPAを− 1.0
〔Ｖ〕に設定する。
て使用する場合にも受信側スイツチ２１及び送信側スイ
ツチ２２を構成するシリーズＦＥＴ２１Ｂ及び２２Ｂの
ピンチオフ電圧ＶPBの電位を受信側スイツチ２１を構成
するシヤントＦＥＴ２１Ａのピンチオフ電圧ＶVAの電位
よりも高く設定する。すなわちシリーズＦＥＴ２１Ｂ及
び２２Ｂのピンチオフ電圧ＶPBを 0.5〔Ｖ〕に設定し、
シヤントＦＥＴ２１Ａのピンチオフ電圧ＶPAを− 1.0
〔Ｖ〕に設定する。
【００３２】因に受信側スイツチ２２を構成するシヤン
トＦＥＴ２２Ａのピンチオフ電圧ＶPAはシリーズＦＥＴ
２２Ｂのピンチオフ電圧ＶPBと同電圧に設定しても良く
（すなわち 0.5〔Ｖ〕に設定しても良く）、また送信側
スイツチ２１を構成するシヤントＦＥＴ２１Ａと同様、
シリーズＦＥＴのピンチオフ電圧ＶPBに比して低い電位
に設定しても良い。
トＦＥＴ２２Ａのピンチオフ電圧ＶPAはシリーズＦＥＴ
２２Ｂのピンチオフ電圧ＶPBと同電圧に設定しても良く
（すなわち 0.5〔Ｖ〕に設定しても良く）、また送信側
スイツチ２１を構成するシヤントＦＥＴ２１Ａと同様、
シリーズＦＥＴのピンチオフ電圧ＶPBに比して低い電位
に設定しても良い。
【００３３】このＳＰＤＴスイツチ回路２０のスイツチ
ング動作を説明する。まず音声信号によつて変調された
高周波信号をアンテナより送信する場合について述べ
る。この場合、送信側スイツチ２１を構成するシリーズ
ＦＥＴ２１Ｂのゲートに高電位を印加してオン状態に制
御すると共にシヤントＦＥＴ２１Ａのゲートに低電位を
印加してオフ状態に制御する。同時に受信側スイツチ２
２を構成するシリーズＦＥＴ２２Ｂのゲートに低電位を
印加してオフ状態に制御すると共にシヤントＦＥＴ２２
Ａに高電位を印加してオン状態に制御する。これにより
受信側の回路はハイインピーダンスとなり、送信回路か
ら信号通路に送出された高周波信号はアンテナ端子側へ
伝送される。
ング動作を説明する。まず音声信号によつて変調された
高周波信号をアンテナより送信する場合について述べ
る。この場合、送信側スイツチ２１を構成するシリーズ
ＦＥＴ２１Ｂのゲートに高電位を印加してオン状態に制
御すると共にシヤントＦＥＴ２１Ａのゲートに低電位を
印加してオフ状態に制御する。同時に受信側スイツチ２
２を構成するシリーズＦＥＴ２２Ｂのゲートに低電位を
印加してオフ状態に制御すると共にシヤントＦＥＴ２２
Ａに高電位を印加してオン状態に制御する。これにより
受信側の回路はハイインピーダンスとなり、送信回路か
ら信号通路に送出された高周波信号はアンテナ端子側へ
伝送される。
【００３４】次にアンテナによつて受信された高周波信
号から音声信号を復調する場合について説明する。この
場合には送信の場合とは逆に受信側スイツチ２２のシリ
ーズＦＥＴ２２Ｂをオン状態に制御し、かつシヤントＦ
ＥＴ２２Ａをオフ状態に制御する。同時に送信側スイツ
チ２１のシリーズＦＥＴ２１Ｂをオフ状態に制御し、か
つシヤントＦＥＴ２１Ａをオン状態に制御する。これに
より送信側の回路はハイインピーダンスとなり、アンテ
ナ端子から入力された高周波信号は信号通路を介して受
信回路へ伝送されることになる。
号から音声信号を復調する場合について説明する。この
場合には送信の場合とは逆に受信側スイツチ２２のシリ
ーズＦＥＴ２２Ｂをオン状態に制御し、かつシヤントＦ
ＥＴ２２Ａをオフ状態に制御する。同時に送信側スイツ
チ２１のシリーズＦＥＴ２１Ｂをオフ状態に制御し、か
つシヤントＦＥＴ２１Ａをオン状態に制御する。これに
より送信側の回路はハイインピーダンスとなり、アンテ
ナ端子から入力された高周波信号は信号通路を介して受
信回路へ伝送されることになる。
【００３５】このようにＳＰＤＴスイツチ回路２０はス
イツチ回路１０を基本素子として構成されているためス
イツチ回路１０の場合と同様、小型でありながら低歪、
低電圧駆動、低挿入損失の動作特性を実現することがで
きる。
イツチ回路１０を基本素子として構成されているためス
イツチ回路１０の場合と同様、小型でありながら低歪、
低電圧駆動、低挿入損失の動作特性を実現することがで
きる。
【００３６】（４）ピンチオフ電圧ＶP の設定 ここでは先に説明したスイツチ回路１０とＳＰＤＴ回路
２０を構成するシリーズＦＥＴ１０Ｂ、２１Ｂ及び２２
Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ１０Ａ、２１
Ａ及び２２Ａのピンチオフ電圧ＶPAの設定方法を説明す
る。ピンチオフ電圧ＶP の設定方法にはＦＥＴのドレイ
ン−ソース間に流れる飽和電流ＩDSS を基準とした設定
方法とＦＥＴのゲート幅Ｗg を基準とした設定方法とが
ある。
２０を構成するシリーズＦＥＴ１０Ｂ、２１Ｂ及び２２
Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ１０Ａ、２１
Ａ及び２２Ａのピンチオフ電圧ＶPAの設定方法を説明す
る。ピンチオフ電圧ＶP の設定方法にはＦＥＴのドレイ
ン−ソース間に流れる飽和電流ＩDSS を基準とした設定
方法とＦＥＴのゲート幅Ｗg を基準とした設定方法とが
ある。
【００３７】（４−１）飽和電流ＩDSS から得られるピ
ンチオフ電圧ＶP の設定 まずスイツチ回路１０についてピンチオフ電圧ＶP の設
定方法を説明する。スイツチ回路１０を構成するシリー
ズＦＥＴ１０Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ
１０Ａのピンチオフ電圧ＶPAは、それぞれ次式
ンチオフ電圧ＶP の設定 まずスイツチ回路１０についてピンチオフ電圧ＶP の設
定方法を説明する。スイツチ回路１０を構成するシリー
ズＦＥＴ１０Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ
１０Ａのピンチオフ電圧ＶPAは、それぞれ次式
【数９】
【数１０】 を満たすように設定すれば良い。
【００３８】因に（９）式のＶPIDSS はドレイン−ソー
ス間を通過する高周波信号の電流振幅ＩRFとドレイン−
ソース間の飽和電流ＩDSS とが等しくなる（ＩRF＝Ｉ
DSS ）ときのピンチオフ電圧である。また（10）式のＶ
RFはドレイン−ソース間を通過する高周波信号の電圧振
幅であり、ＶOFF はオフバイアス電圧である。
ス間を通過する高周波信号の電流振幅ＩRFとドレイン−
ソース間の飽和電流ＩDSS とが等しくなる（ＩRF＝Ｉ
DSS ）ときのピンチオフ電圧である。また（10）式のＶ
RFはドレイン−ソース間を通過する高周波信号の電圧振
幅であり、ＶOFF はオフバイアス電圧である。
【００３９】次にＳＰＤＴスイツチ回路２０についてピ
ンチオフ電圧ＶP の設定方法を説明する。この場合には
送信側スイツチ２１を構成するシリーズＦＥＴ２１Ｂの
ピンチオフ電圧ＶPBを（１）式に基づいて設定すると共
に、送信側スイツチ２１を構成するシヤントＦＥＴ２１
Ａと受信側スイツチ２２を構成するシリーズＦＥＴ２２
Ｂのピンチオフ電圧ＶPA及びＶPBをそれぞれ（10）式に
基づいて設定すれば良い。
ンチオフ電圧ＶP の設定方法を説明する。この場合には
送信側スイツチ２１を構成するシリーズＦＥＴ２１Ｂの
ピンチオフ電圧ＶPBを（１）式に基づいて設定すると共
に、送信側スイツチ２１を構成するシヤントＦＥＴ２１
Ａと受信側スイツチ２２を構成するシリーズＦＥＴ２２
Ｂのピンチオフ電圧ＶPA及びＶPBをそれぞれ（10）式に
基づいて設定すれば良い。
【００４０】これは以下の理由による。一般にＦＥＴの
飽和電流ＩDSS はあるゲートバイアスにおいてドレイン
−ソース間に流すことのできる直流電流の最大値であ
る。またドレイン−ソース間に高周波信号が入力された
場合も高周波信号の電流値はＩDSS を越えることはでき
ない。従つて飽和電流ＩDSS 以上の電流振幅の高周波信
号がＦＥＴのドレイン−ソース間に入力した場合には高
周波信号の一部が透過できず、大きな歪が発生する結果
となる。従つて高周波電流に関して歪を抑える条件は、
次式
飽和電流ＩDSS はあるゲートバイアスにおいてドレイン
−ソース間に流すことのできる直流電流の最大値であ
る。またドレイン−ソース間に高周波信号が入力された
場合も高周波信号の電流値はＩDSS を越えることはでき
ない。従つて飽和電流ＩDSS 以上の電流振幅の高周波信
号がＦＥＴのドレイン−ソース間に入力した場合には高
周波信号の一部が透過できず、大きな歪が発生する結果
となる。従つて高周波電流に関して歪を抑える条件は、
次式
【数１１】 となる。この式から（９）式の条件が得られる。
【００４１】実際の例をあげる。図８はゲート幅１〔m
m〕のＧａＡｓ型ＪＦＥＴの飽和電流ＩDSS のピンチオ
フ電圧依存特性である。この図を見ると、飽和電流Ｉ
DSS はピンチオフ電圧ＶP に対してほぼリニアに変化し
ていることが分かる。これにより一般に飽和電流ＩDSS
は、次式
m〕のＧａＡｓ型ＪＦＥＴの飽和電流ＩDSS のピンチオ
フ電圧依存特性である。この図を見ると、飽和電流Ｉ
DSS はピンチオフ電圧ＶP に対してほぼリニアに変化し
ていることが分かる。これにより一般に飽和電流ＩDSS
は、次式
【数１２】 によつて表すことができる。ここでＡ、Ｂはそれぞれデ
バイス固有の定数であり、Ｗg はＦＥＴのゲート幅であ
る。
バイス固有の定数であり、Ｗg はＦＥＴのゲート幅であ
る。
【００４２】また図９はＧａＡｓ型ＪＦＥＴにおいて、
オン状態（Ｖg ＝１〔Ｖ〕）のＦＥＴを高周波信号が通
過するときに発生する第３次高周波歪の入力電圧依存性
である。この図から分かるように、飽和電流ＩDSS の大
きさと等しい電流振幅の高周波信号を入力した場合、約
−46〔dBm 〕という大きさはスイツチとしては十分小さ
いレベルの歪である。従つて飽和電流以下の振幅の高周
波信号を入力した場合には歪は十分小さく抑えることが
できるといえる。すわなちオン状態のＦＥＴから発生す
る歪を小さく抑える条件は（11）式となる。
オン状態（Ｖg ＝１〔Ｖ〕）のＦＥＴを高周波信号が通
過するときに発生する第３次高周波歪の入力電圧依存性
である。この図から分かるように、飽和電流ＩDSS の大
きさと等しい電流振幅の高周波信号を入力した場合、約
−46〔dBm 〕という大きさはスイツチとしては十分小さ
いレベルの歪である。従つて飽和電流以下の振幅の高周
波信号を入力した場合には歪は十分小さく抑えることが
できるといえる。すわなちオン状態のＦＥＴから発生す
る歪を小さく抑える条件は（11）式となる。
【００４３】この（11）式に（12）式を代入し、ピンチ
オフ電圧ＶP についてまとめると、次式
オフ電圧ＶP についてまとめると、次式
【数１３】 となる。逆に（13）式を満足すればオン状態のＦＥＴか
ら発生する歪は十分小さく抑えられる。この（13）式の
条件は（12）式を仮定した場合の（９）式の変形と考え
られる。
ら発生する歪は十分小さく抑えられる。この（13）式の
条件は（12）式を仮定した場合の（９）式の変形と考え
られる。
【００４４】次にオフ状態のＦＥＴより発生する歪につ
いて考える。図１０はオフ状態のＦＥＴより発生する第
３次高周波歪の入力電圧依存性である。この図を見る
と、ある入力電圧で歪が急速に増加していることが分か
る。オフ状態のＦＥＴのドレイン−ソース間に高周波電
圧ＶRFがかかると、ＦＥＴのドレイン−ゲート間、ゲー
ト−ソース間には高周波電圧ＶRFの半分の電圧（ＶRF／
２）が印加されることになる。この結果、この電圧（Ｖ
RF／２）がオフ状態の直流バイアスＶg(DC）に重畳され
る。
いて考える。図１０はオフ状態のＦＥＴより発生する第
３次高周波歪の入力電圧依存性である。この図を見る
と、ある入力電圧で歪が急速に増加していることが分か
る。オフ状態のＦＥＴのドレイン−ソース間に高周波電
圧ＶRFがかかると、ＦＥＴのドレイン−ゲート間、ゲー
ト−ソース間には高周波電圧ＶRFの半分の電圧（ＶRF／
２）が印加されることになる。この結果、この電圧（Ｖ
RF／２）がオフ状態の直流バイアスＶg(DC）に重畳され
る。
【００４５】この高周波電圧ＶRFと直流バイアスＶg(D
C）が重畳したゲートバイアスがピンチオフ電圧ＶP 以
上になつた場合、ＦＥＴはピンチオフ状態でなくなり、
ドレイン−ソース間に漏れ電力を発生する。これが大き
な歪を発生させ、図１０の歪の急激な増加の原因であ
る。またこの図より急激な歪の増加が起こる電力以下の
入力の場合、第３次高調波歪のインターセプトポイント
は約50〔dBm 〕と計算されるので急激な歪の増加が起こ
る電力以下の入力電力の場合、歪は十分小さく抑えるこ
とができるといい得る。この条件は（10）式に他ならな
い。
C）が重畳したゲートバイアスがピンチオフ電圧ＶP 以
上になつた場合、ＦＥＴはピンチオフ状態でなくなり、
ドレイン−ソース間に漏れ電力を発生する。これが大き
な歪を発生させ、図１０の歪の急激な増加の原因であ
る。またこの図より急激な歪の増加が起こる電力以下の
入力の場合、第３次高調波歪のインターセプトポイント
は約50〔dBm 〕と計算されるので急激な歪の増加が起こ
る電力以下の入力電力の場合、歪は十分小さく抑えるこ
とができるといい得る。この条件は（10）式に他ならな
い。
【００４６】この条件を満足するようにスイツチ回路１
０を構成すれば、スイツチ回路１０のスイツチをオンさ
せるとき（すなわちシリーズＦＥＴ１０Ｂをオンさせ、
シヤントＦＥＴ１０Ａをオフさせるとき）に生じる歪
（シリーズＦＥＴ１０Ｂに発生する歪とシヤントＦＥＴ
１０Ａに発生する歪との和）は十分小さく抑えることが
できることが分かる。
０を構成すれば、スイツチ回路１０のスイツチをオンさ
せるとき（すなわちシリーズＦＥＴ１０Ｂをオンさせ、
シヤントＦＥＴ１０Ａをオフさせるとき）に生じる歪
（シリーズＦＥＴ１０Ｂに発生する歪とシヤントＦＥＴ
１０Ａに発生する歪との和）は十分小さく抑えることが
できることが分かる。
【００４７】（４−２）ゲート幅Ｗg を用いたピンチオ
フ電圧ＶP の設定 次にスイツチ回路１０についてピンチオフ電圧ＶP の設
定方法を説明する。スイツチ回路１０を構成するシリー
ズＦＥＴ１０Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ
１０Ａのピンチオフ電圧ＶPAは、それぞれ次式
フ電圧ＶP の設定 次にスイツチ回路１０についてピンチオフ電圧ＶP の設
定方法を説明する。スイツチ回路１０を構成するシリー
ズＦＥＴ１０Ｂのピンチオフ電圧ＶPBとシヤントＦＥＴ
１０Ａのピンチオフ電圧ＶPAは、それぞれ次式
【数１４】
【数１５】 を満たすように設定すれば良い。ここで（15）式は（1
0）式と同じ式である。因に（６）式のＩRFはドレイン
−ソース間を通過する高周波信号の電流振幅（mA）であ
り、Ｗg はゲート幅（mm）である。またＶONはオンバイ
アス電圧である。
0）式と同じ式である。因に（６）式のＩRFはドレイン
−ソース間を通過する高周波信号の電流振幅（mA）であ
り、Ｗg はゲート幅（mm）である。またＶONはオンバイ
アス電圧である。
【００４８】ＳＰＤＴスイツチ回路２０の場合も同様に
設定すれば良い。すなわち送信側スイツチ２１を構成す
るシリーズＦＥＴ２１Ｂのピンチオフ電圧ＶPBを（６）
式に基づいて設定すると共に、送信側スイツチ２１を構
成するシヤントＦＥＴ２１Ａと受信側スイツチ２２を構
成するシリーズＦＥＴ２２Ｂのピンチオフ電圧ＶPA及び
ＶPBをそれぞれ（15）式に基づいて設定すれば良い。
設定すれば良い。すなわち送信側スイツチ２１を構成す
るシリーズＦＥＴ２１Ｂのピンチオフ電圧ＶPBを（６）
式に基づいて設定すると共に、送信側スイツチ２１を構
成するシヤントＦＥＴ２１Ａと受信側スイツチ２２を構
成するシリーズＦＥＴ２２Ｂのピンチオフ電圧ＶPA及び
ＶPBをそれぞれ（15）式に基づいて設定すれば良い。
【００４９】これは以下の理由による。ゲート幅Ｗg が
１〔mm〕のＧａＡｓ型ＪＦＥＴの飽和電流ＩDSS のピン
チオフ電圧依存性を示す図８から分かるように、飽和電
流ＩDSS はピンチオフ電圧ＶP に対してほぼリニアに変
化しており、また一般に飽和電流ＩDSS はゲート幅Ｗg
に比例し、かつＶg −ＶP に比例している。これを考慮
すると、飽和電流ＩDSS は次式
１〔mm〕のＧａＡｓ型ＪＦＥＴの飽和電流ＩDSS のピン
チオフ電圧依存性を示す図８から分かるように、飽和電
流ＩDSS はピンチオフ電圧ＶP に対してほぼリニアに変
化しており、また一般に飽和電流ＩDSS はゲート幅Ｗg
に比例し、かつＶg −ＶP に比例している。これを考慮
すると、飽和電流ＩDSS は次式
【数１６】 と表すことができる。
【００５０】またオン状態（Ｖg ＝１〔Ｖ〕）のＦＥＴ
を高周波信号が通過するときに発生する第３次高周波歪
の入力電力依存特性を示す図９から分かるように、飽和
電流ＩDSS の大きさと等しい電流振幅の高周波信号を入
力した場合、約−46〔dBm 〕の第３次高調波歪が発生し
ていることが分かる。この−46〔dBm 〕という大きさは
スイツチとしては十分小さいレベルの歪である。従つて
飽和電流以下の振幅の高周波信号を入力した場合には歪
は十分小さく抑えることができるといえる。すわなちオ
ン状態のＦＥＴから発生する歪を小さく抑える条件は、
次式
を高周波信号が通過するときに発生する第３次高周波歪
の入力電力依存特性を示す図９から分かるように、飽和
電流ＩDSS の大きさと等しい電流振幅の高周波信号を入
力した場合、約−46〔dBm 〕の第３次高調波歪が発生し
ていることが分かる。この−46〔dBm 〕という大きさは
スイツチとしては十分小さいレベルの歪である。従つて
飽和電流以下の振幅の高周波信号を入力した場合には歪
は十分小さく抑えることができるといえる。すわなちオ
ン状態のＦＥＴから発生する歪を小さく抑える条件は、
次式
【数１７】 となる。
【００５１】この（17）式に（16）式を代入し、ピンチ
オフ電圧ＶP についてまとめると（６）式の逆となる。
逆に（16）式を満足すればオン状態のＦＥＴから発生す
る歪は十分小さく抑えられる。オフ状態のＦＥＴより発
生する歪については前項において説明した場合と同様で
あるので説明を省略する。
オフ電圧ＶP についてまとめると（６）式の逆となる。
逆に（16）式を満足すればオン状態のＦＥＴから発生す
る歪は十分小さく抑えられる。オフ状態のＦＥＴより発
生する歪については前項において説明した場合と同様で
あるので説明を省略する。
【００５２】いずれにしてもこれらの条件を満足するよ
うにスイツチ回路１０を構成すれば、スイツチ回路１０
のスイツチをオンさせるとき（すなわちシリーズＦＥＴ
１０Ｂをオンさせ、シヤントＦＥＴ１０Ａをオフさせる
とき）に生じる歪（シリーズＦＥＴ１０Ｂに発生する歪
とシヤントＦＥＴ１０Ａに発生する歪との和）は十分小
さく抑えることができる。
うにスイツチ回路１０を構成すれば、スイツチ回路１０
のスイツチをオンさせるとき（すなわちシリーズＦＥＴ
１０Ｂをオンさせ、シヤントＦＥＴ１０Ａをオフさせる
とき）に生じる歪（シリーズＦＥＴ１０Ｂに発生する歪
とシヤントＦＥＴ１０Ａに発生する歪との和）は十分小
さく抑えることができる。
【００５３】（５）他の実施例 なお上述の実施例においては、スイツチ回路１０及びＳ
ＰＤＴスイツチ回路２０のいずれの場合にも信号線路に
対してシヤントの位置のＦＥＴとシリーズの位置のＦＥ
ＴをそれぞれシングルゲートのＦＥＴによつて構成する
場合について述べたが、本発明はこれに限らず、デユア
ルゲートＦＥＴや３つ以上の複数のゲートを有するＦＥ
Ｔによつて構成する場合に広く適用し得る。
ＰＤＴスイツチ回路２０のいずれの場合にも信号線路に
対してシヤントの位置のＦＥＴとシリーズの位置のＦＥ
ＴをそれぞれシングルゲートのＦＥＴによつて構成する
場合について述べたが、本発明はこれに限らず、デユア
ルゲートＦＥＴや３つ以上の複数のゲートを有するＦＥ
Ｔによつて構成する場合に広く適用し得る。
【００５４】また上述の実施例においては、スイツチ回
路１０及びＳＰＤＴスイツチ回路２０のいずれの場合に
も信号線路に対してシヤントの位置にＦＥＴを１段接続
すると共にシリーズの位置にＦＥＴを１段接続する場合
について述べたが、本発明はこれに限らず、それぞれに
複数段のＦＥＴを接続して構成しても良い。この場合、
それぞれ１段の接続によつて構成する場合に比して歪特
性を一段と向上させることができる。
路１０及びＳＰＤＴスイツチ回路２０のいずれの場合に
も信号線路に対してシヤントの位置にＦＥＴを１段接続
すると共にシリーズの位置にＦＥＴを１段接続する場合
について述べたが、本発明はこれに限らず、それぞれに
複数段のＦＥＴを接続して構成しても良い。この場合、
それぞれ１段の接続によつて構成する場合に比して歪特
性を一段と向上させることができる。
【００５５】さらに上述の実施例においては、信号線路
に対してシリーズの位置に接続されるＦＥＴ及びシヤン
トの位置に接続されるＦＥＴをそれぞれＪＦＥＴによつ
て構成する場合について述べたが、本発明はこれに限ら
ず、ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）によ
つて構成しても良い。
に対してシリーズの位置に接続されるＦＥＴ及びシヤン
トの位置に接続されるＦＥＴをそれぞれＪＦＥＴによつ
て構成する場合について述べたが、本発明はこれに限ら
ず、ＭＥＳＦＥＴ（Metal Semiconductor ＦＥＴ）によ
つて構成しても良い。
【００５６】さらに上述の実施例においては、半絶縁性
ＧａＡｓ基板上に各電界効果トランジスタを形成する場
合について述べたが、本発明はこれに限らず、他の化合
物半導体基板上に各電界効果トランジスタを形成する場
合にも適用し得る。
ＧａＡｓ基板上に各電界効果トランジスタを形成する場
合について述べたが、本発明はこれに限らず、他の化合
物半導体基板上に各電界効果トランジスタを形成する場
合にも適用し得る。
【００５７】さらに上述の実施例においては、各ＦＥＴ
のゲートを１／−２〔Ｖ〕で駆動する場合について述べ
たが、本発明はこれに限らず、他の値の制御電圧によつ
て各ＦＥＴのゲートを駆動しても良い。
のゲートを１／−２〔Ｖ〕で駆動する場合について述べ
たが、本発明はこれに限らず、他の値の制御電圧によつ
て各ＦＥＴのゲートを駆動しても良い。
【００５８】さらに上述の実施例においては、デイジタ
ルセルラ電話用のアンテナ切換スイツチについて述べた
が、本発明はこれに限らず、コードレス電話等の移動体
通信携帯端末や携帯型テレビジヨン受像機等、小型かつ
低電圧駆動でありながら低挿入損失及び低歪特性が要求
される各種の機器に適用し得る。
ルセルラ電話用のアンテナ切換スイツチについて述べた
が、本発明はこれに限らず、コードレス電話等の移動体
通信携帯端末や携帯型テレビジヨン受像機等、小型かつ
低電圧駆動でありながら低挿入損失及び低歪特性が要求
される各種の機器に適用し得る。
【００５９】
【発明の効果】上述のように本発明によれば、信号通路
に直列に接続される第１の電界効果トランジスタ段のピ
ンチオフ電圧を信号通路及び接地電位間に接続される第
２の電界効果トランジスタ段のピンチオフ電圧に対して
低い電位に設定し、第１及び第２の電界効果トランジス
タ段が同一動作特性によつて動作しないようにすること
により信号通路と接地電位間に接続された第２の電界効
果トランジスタに漏れ電力を発生させることなく、信号
通路に直列に接続された第１の電界効果トランジスタの
みをオン動作させることができる半導体スイツチを容易
に実現することができる。この結果、半導体スイツチの
挿入損失及び歪を従来に比して一段と小さくすることが
できる。
に直列に接続される第１の電界効果トランジスタ段のピ
ンチオフ電圧を信号通路及び接地電位間に接続される第
２の電界効果トランジスタ段のピンチオフ電圧に対して
低い電位に設定し、第１及び第２の電界効果トランジス
タ段が同一動作特性によつて動作しないようにすること
により信号通路と接地電位間に接続された第２の電界効
果トランジスタに漏れ電力を発生させることなく、信号
通路に直列に接続された第１の電界効果トランジスタの
みをオン動作させることができる半導体スイツチを容易
に実現することができる。この結果、半導体スイツチの
挿入損失及び歪を従来に比して一段と小さくすることが
できる。
【図１】ＦＥＴの歪発生原理を示す特性曲線図である。
【図２】本発明によるスイツチ回路の一実施例を示す接
続図である。
続図である。
【図３】ピンチオフ電圧の違いによる電流特性の違いの
説明に供する特性曲線図である。
説明に供する特性曲線図である。
【図４】実施例のスイツチ回路を用いた場合に生じる挿
入損失特性を示す特性曲線図である。
入損失特性を示す特性曲線図である。
【図５】従来型のスイツチ回路を用いた場合に生じる挿
入損失特性を示す特性曲線図である。
入損失特性を示す特性曲線図である。
【図６】従来型のスイツチ回路を用いた場合に生じる挿
入損失特性を示す特性曲線図である。
入損失特性を示す特性曲線図である。
【図７】実施例におけるＳＰＤＴスイツチ回路を示す接
続図である。
続図である。
【図８】飽和電流のピンチオフ電圧依存特性を示す特性
曲線図である。
曲線図である。
【図９】オン状態にあるＦＥＴの第３次高調波歪の入力
電力依存性を示す特性曲線図である。
電力依存性を示す特性曲線図である。
【図１０】オフ状態にあるＦＥＴの第３次高調波歪の入
力電力依存性を示す特性曲線図である。
力電力依存性を示す特性曲線図である。
【図１１】従来用いられているＳＰＤＴスイツチ回路を
示す接続図である。
示す接続図である。
１、２０……ＳＰＤＴスイツチ回路、２、２１……入力
側スイツチ、３、２２……出力側スイツチ、１０……ス
イツチ回路、２Ａ、３Ａ、１０Ａ……シヤントＦＥＴ、
２Ｂ、３Ｂ、１０Ｂ……シリーズＦＥＴ、ＶPA、ＶPB…
…ピンチオフ電圧。
側スイツチ、３、２２……出力側スイツチ、１０……ス
イツチ回路、２Ａ、３Ａ、１０Ａ……シヤントＦＥＴ、
２Ｂ、３Ｂ、１０Ｂ……シリーズＦＥＴ、ＶPA、ＶPB…
…ピンチオフ電圧。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】（２）スイツチ回路の構成 図２において１０は本実施例で用いるスイツチ回路１０
を示す。このスイツチ回路１０は信号線路に対して直列
に（すなわちシリーズに）接続されるシリーズＦＥＴ１
０Ｂのピンチオフ電圧ＶＰＢを信号線路と接地電位間に
（すなわちシヤントに）接続されるシヤントＦＥＴ１０
Ａのピンチオフ電圧ＶＰＡに比して低く設定することを
特徴としている。
を示す。このスイツチ回路１０は信号線路に対して直列
に（すなわちシリーズに）接続されるシリーズＦＥＴ１
０Ｂのピンチオフ電圧ＶＰＢを信号線路と接地電位間に
（すなわちシヤントに）接続されるシヤントＦＥＴ１０
Ａのピンチオフ電圧ＶＰＡに比して低く設定することを
特徴としている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】また歪について考える。スイツチ回路のス
イツチがオン状態のとき、オン状態のシリーズＦＥＴ１
０Ｂのゲート幅は十分大きいため電流制限による歪は無
視できる。従つてオフ状態のシヤントＦＥＴ１０Ａで発
生する電圧制限による歪強度がスイツチ全体の歪強度を
決定する。
イツチがオン状態のとき、オン状態のシリーズＦＥＴ１
０Ｂのゲート幅は十分大きいため電流制限による歪は無
視できる。従つてオフ状態のシヤントＦＥＴ１０Ａで発
生する電圧制限による歪強度がスイツチ全体の歪強度を
決定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】このようにＳＰＤＴスイツチ回路２０とし
て使用する場合にも送信側スイツチ２１及び受信側スイ
ツチ２２を構成するシヤントＦＥＴ２１Ａ及びシリーズ
ＦＥＴ２２Ｂのピンチオフ電圧ＶＰＡとＶＰＢの電位を
送信側スイッチ２１を構成するシリーズＦＥＴ２１Ｂの
ピンチオフ電圧ＶＰＢの電位よりも高く設定する。すな
わちＦＥＴ２１Ａ、ＦＥＴ２２Ｂのピンチオフ電圧Ｖ
ＰＡ、ＶＰＢを０．５〔Ｖ〕に設定し、ＦＥＴ２１Ｂの
ピンチオフ電圧ＶＰＢを−１．０〔Ｖ〕に設定する。
て使用する場合にも送信側スイツチ２１及び受信側スイ
ツチ２２を構成するシヤントＦＥＴ２１Ａ及びシリーズ
ＦＥＴ２２Ｂのピンチオフ電圧ＶＰＡとＶＰＢの電位を
送信側スイッチ２１を構成するシリーズＦＥＴ２１Ｂの
ピンチオフ電圧ＶＰＢの電位よりも高く設定する。すな
わちＦＥＴ２１Ａ、ＦＥＴ２２Ｂのピンチオフ電圧Ｖ
ＰＡ、ＶＰＢを０．５〔Ｖ〕に設定し、ＦＥＴ２１Ｂの
ピンチオフ電圧ＶＰＢを−１．０〔Ｖ〕に設定する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】因に受信側スイツチ２２を構成するシヤン
トＦＥＴ２２Ａのピンチオフ電圧ＶＰＡはシリーズＦＥ
Ｔ２２Ｂのピンチオフ電圧ＶＰＢと同電圧に設定しても
良く（すなわち０．５〔Ｖ〕に設定しても良く）、送信
側スイツチ２１を構成するシリーズＦＥＴ２１Ｂのピン
チオフ電圧ＶＰＢと同電位に設定しても良い。
トＦＥＴ２２Ａのピンチオフ電圧ＶＰＡはシリーズＦＥ
Ｔ２２Ｂのピンチオフ電圧ＶＰＢと同電圧に設定しても
良く（すなわち０．５〔Ｖ〕に設定しても良く）、送信
側スイツチ２１を構成するシリーズＦＥＴ２１Ｂのピン
チオフ電圧ＶＰＢと同電位に設定しても良い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】（４）ピンチオフ電圧ＶＰの設定 ここでは先に説明したスイツチ回路１０とＳＰＤＴ回路
２０を構成するシリーズＦＥＴ１０Ｂ、２１Ｂのピンチ
オフ電圧ＶＰＢとシヤントＦＥＴ１０Ａ、２１Ａ及び２
２Ｂのピンチオフ電圧ＶＰＡ及びＶＰＢの設定方法を説
明する。ピンチオフ電圧ＶＰの設定方法にはＦＥＴのド
レイン−ソース間に流れる飽和電流ＩＤＳＳを基準とし
た設定方法とＦＥＴのゲート幅Ｗｇを基準とした設定方
法とがある。
２０を構成するシリーズＦＥＴ１０Ｂ、２１Ｂのピンチ
オフ電圧ＶＰＢとシヤントＦＥＴ１０Ａ、２１Ａ及び２
２Ｂのピンチオフ電圧ＶＰＡ及びＶＰＢの設定方法を説
明する。ピンチオフ電圧ＶＰの設定方法にはＦＥＴのド
レイン−ソース間に流れる飽和電流ＩＤＳＳを基準とし
た設定方法とＦＥＴのゲート幅Ｗｇを基準とした設定方
法とがある。
Claims (11)
- 【請求項１】信号通路に対して直列接続された第１の電
界効果トランジスタ段と、 上記信号通路と接地電位間に接続され、ピンチオフ電圧
が上記第１の電界効果トランジスタ段におけるピンチオ
フ電圧に比して高い電位に設定されてなる第２の電界効
果トランジスタ段とを具えることを特徴とする半導体ス
イツチ。 - 【請求項２】第１の端子及び第２の端子間を送信路とす
る第１の信号通路に対して直列接続された第１の電界効
果トランジスタ段と、 上記第１の信号通路と接地電位間に接続され、ピンチオ
フ電圧が上記第１の電界効果トランジスタ段におけるピ
ンチオフ電圧に比して高い電位に設定されてなる第２の
電界効果トランジスタ段と、 上記第２の端子及び第３の端子間を受信路とする第２の
信号通路に対して直列接続され、ピンチオフ電圧が上記
第１の電界効果トランジスタ段におけるピンチオフ電圧
に比して高い電位に設定されてなる第３の電界効果トラ
ンジスタ段と、 上記第２の信号通路と接地電位間に接続された第４の電
界効果トランジスタ段とを具えることを特徴とする半導
体スイツチ。 - 【請求項３】信号通路に対して直列接続された第１の電
界効果トランジスタ段と、 上記信号通路と接地電位間に接続された第２の電界効果
トランジスタ段とを具え、 上記第１の電界効果トランジスタ段のピンチオフ電圧Ｖ
P1は、電界効果トランジスタのドレイン及びソース間を
通過する高周波信号の電流振幅ＩRFとドレイン及びソー
ス間を流れる飽和電流ＩDSS とが等しくなるときのピン
チオフ電圧ＶPIDSS の値に対して、次式 【数１】 を満足し、かつ上記第２の電界効果トランジスタ段のピ
ンチオフ電圧ＶP2は、電界効果トランジスタのドレイン
及びソース間を通過する高周波信号の電圧振幅ＶRFとオ
フバイアス電圧ＶOFF とによつて与えられる次式 【数２】 を満足することを特徴とする半導体スイツチ。 - 【請求項４】第１の端子及び第２の端子間を送信路とす
る第１の信号通路に対して直列接続された第１の電界効
果トランジスタ段と、 上記第１の信号通路と接地電位間に接続された第２の電
界効果トランジスタ段と、 上記第２の端子及び第３の端子間を受信路とする第２の
信号通路に対して直列接続された第３の電界効果トラン
ジスタ段と、 上記第２の信号通路と接地電位間に接続された第４の電
界効果トランジスタ段とを具え、 上記第１の電界効果トランジスタ段のピンチオフ電圧Ｖ
P1は、電界効果トランジスタのドレイン及びソース間を
通過する高周波信号の電流振幅ＩRFとドレイン及びソー
ス間を流れる飽和電流ＩDSS とが等しくなるときのピン
チオフ電圧ＶPIDSS の値に対して、次式 【数３】 を満足し、かつ上記第２及び第３の電界効果トランジス
タ段のピンチオフ電圧ＶP2は、電界効果トランジスタの
ドレイン及びソース間を通過する高周波信号の電圧振幅
ＶRFとオフバイアス電圧ＶOFF とによつて与えられる次
式 【数４】 を満足することを特徴とする半導体スイツチ。 - 【請求項５】信号通路に対して直列接続された第１の電
界効果トランジスタ段と、 上記信号通路と接地電位間に接続された第２の電界効果
トランジスタ段とを具え、 上記第１の電界効果トランジスタ段のピンチオフ電圧Ｖ
P1は、電界効果トランジスタのドレイン及びソース間を
通過する高周波信号の電流振幅ＩRFと、ゲート幅Ｗg
と、オンバイアス電圧ＶONを用いて与えられる次式 【数５】 を満足し、かつ上記第２の電界効果トランジスタ段のピ
ンチオフ電圧ＶP2は、電界効果トランジスタのドレイン
及びソース間を通過する高周波信号の電圧振幅ＶRFとオ
フバイアス電圧ＶOFF とによつて与えられる次式 【数６】 を満足することを特徴とする半導体スイツチ。 - 【請求項６】第１の端子及び第２の端子間を送信路とす
る第１の信号通路に対して直列接続された第１の電界効
果トランジスタ段と、 上記第１の信号通路と接地電位間に接続された第２の電
界効果トランジスタ段と、 上記第２の端子及び第３の端子間を受信路とする第２の
信号通路に対して直列接続された第３の電界効果トラン
ジスタ段と、 上記第２の信号通路と接地電位間に接続された第４の電
界効果トランジスタ段とを具え、 上記第１の電界効果トランジスタ段のピンチオフ電圧Ｖ
P1は、電界効果トランジスタのドレイン及びソース間を
通過する高周波信号の電流振幅ＩRFと、ゲート幅Ｗg
と、オンバイアス電圧ＶONを用いて与えられる次式 【数７】 を満足し、かつ上記第２及び第３の電界効果トランジス
タ段のピンチオフ電圧ＶP2は、電界効果トランジスタの
ドレイン及びソース間を通過する高周波信号の電圧振幅
ＶRFとオフバイアス電圧ＶOFF とによつて与えられる次
式 【数８】 を満足することを特徴とする半導体スイツチ。 - 【請求項７】上記電界効果トランジスタ段はシングルゲ
ート電界効果トランジスタによつてなることを特徴とす
る請求項１、請求項２、請求項３、請求項４、請求項５
又は請求項６に記載の半導体スイツチ。 - 【請求項８】上記電界効果トランジスタ段はマルチゲー
ト電界効果トランジスタによつてなることを特徴とする
請求項１、請求項２、請求項３、請求項４、請求項５又
は請求項６に記載の半導体スイツチ。 - 【請求項９】上記電界効果トランジスタ段は２以上の電
界効果トランジスタの直列接続によつてなることを特徴
とする請求項１、請求項２、請求項３、請求項４、請求
項５又は請求項６に記載の半導体スイツチ。 - 【請求項１０】上記電界効果トランジスタ段は、接合型
電界効果トランジスタによつて形成されることを特徴と
する請求項１、請求項２、請求項３、請求項４、請求項
５又は請求項６に記載の半導体スイツチ。 - 【請求項１１】上記電界効果トランジスタ段は、金属−
半導体電界効果トランジスタによつて形成されることを
特徴とする請求項１、請求項２、請求項３、請求項４、
請求項５又は請求項６に記載の半導体スイツチ。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
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