JPH07106964A - パルス増幅器およびｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】セットリング時間の短いパルス増幅器を提供す
ること。 【構成】ステップ電圧ｅ１を増幅するＯＰアンプ５と、
ＯＰアンプ５のセットリング時間を短縮するために、Ｏ
Ｐアンプ５に入力されるステップ電圧ｅ１に重畳するた
めの補正パルスｅ４を発生する補正パルス発生器６とを
備え、補正パルスｅ４は、ステップ電圧ｅ１に対応し
て、振幅、遅延または極性の少なくとも一つが制御され
たものであることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス増幅器およびＤ
／Ａ変換装置に係り、特に電子ビーム抽画装置に有効な
パルス増幅器およびＤ／Ａ変換装置に関する。

【０００２】

【従来の技術】従来より、ＩＣやＬＳＩ等の試料に微細
パターンを形成するものとして、電子ビームを利用した
各種の電子ビーム方法が使用されている。ＬＳＩパター
ンを寸法精度よく形成するには、ほぼ垂直な断面形状を
持つレジストパターンを作る必要がある。通常の加速電
圧の電子ビームを用いた場合、レジストパターンの作成
には高いビーム照射量が必要となり、これが抽画速度の
クリティカルパスとなっていた。

【０００３】そこで、このような問題を解決するため
に、電子ビーム用の高感度のレジストが研究され、開発
された。しかしながら、抽画するべき集積回路の規模が
大きくなった結果、このような高感度のレジストを用い
ると、電子ビーム抽画装置の偏向用のパルス増幅器のセ
ットリング時間が抽画時間の数１０％を占めるようにな
り、今度はパルス増幅器のセットリング時間が抽画速度
のクリティカルパスとなっていた。

【０００４】ところで、ステージ連続移動型電子ビーム
抽画装置の場合、そのステージを制御するステージ制御
回路には、高精度のＤ／Ａ変換器であるラダーネット型
Ｄ／Ａ変換器が用いられている。

【０００５】しかしながら、ラダーネット型Ｄ／Ａ変換
器では、Ｎビットのデジタル入力信号に１ビットからＮ
ビットに各々２のＮ−１乗の重み付けをしているため、
デジタル入力信号間のダイナミック特性（例えば、パル
スの立上がり、立下がり、遅延、過渡波形）が合わない
と、グリッチが発生する。このため、この種のＤ／Ａ変
換器を用いたステージ制御回路では、グリッチの発生に
より、所定の位置に所定のパターンを抽画できない場合
がある。

【０００６】

【発明が解決しようとする課題】上述の如く、電子ビー
ム用の高感度のレジストの開発と抽画するべき集積回路
の大規模化とによって、今まで問題にならなかったパル
ス増幅器のセットリング時間が抽画速度のクリティカル
パスになるという問題があった。

【０００７】また、従来の電子ビーム抽画装置のステー
ジ制御回路には、高精度のＤ／Ａ変換器であるラダーネ
ット型Ｄ／Ａ変換器が用いられているが、このＤ／Ａ変
換器によってグリッチが発生し、所定の位置に所定のパ
ターンを抽画できなくなるという問題があった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、その第１の目的とするところは、セットリング時
間の短いパルス増幅器を提供することにある。また、本
発明の第２の目的は、グリッチの発生を防止できるＤ／
Ａ変換装置を提供することにある。

【０００９】

【課題を解決するための手段】上記の第１の目的を達成
するために、本発明のパルス増幅器（請求項１）は、パ
ルス信号を増幅するパルス増幅器本体と、このパルス増
幅器本体のセットリング時間を短縮するために、前記パ
ルス増幅器本体に入力されるパルス信号に重畳するため
の補正パルス信号を発生する補正パルス発生器とを備
え、前記補正パルス信号は、前記パルス増幅器本体に入
力されるパルス信号に対応して、振幅、遅延または極性
の少なくとも一つが制御されたものであることを特徴と
する。

【００１０】また、本発明の他のパルス増幅器（請求項
２）は、パルス信号を増幅するパルス増幅器本体と、こ
のパルス増幅器本体に入力されるパルス信号の立ち上が
り又は立ち下がり開始時の振幅から、立ち上がり又は立
ち下がり終了時までの振幅を、所定の時間間隔で、不連
続に変化する有限個のレベルに区分し、且つ前記有限個
のレベルが時系列に見て階段状になるべく、前記パルス
信号を波形変換する波形変換器と、このパルス増幅器本
体のセットリング時間を短縮するために、前記パルス増
幅器本体に入力される前記波形変換器の出力に重畳する
ための補正パルス信号を発生する補正パルス発生器とを
備え、前記補正パルス信号は、前記パルス増幅器本体に
入力される前記波形変換器の出力に対応して、振幅、遅
延または極性の少なくとも一つが制御されたものである
ことを特徴とする。

【００１１】なお、上記パルス増幅器（請求項１，２）
を実現するに際し、下記の如きに構成することが好まし
い。 １．上記パルス増幅器（請求項２）に入力されるパルス
信号の振幅を階段状に分割するに際し、各段の大きさを
増幅器本体を構成する回路の電流飽和を越えないように
する。

【００１２】２．上記パルス増幅器（請求項１，２）に
おいて、補正パルス信号の振幅、幅、遅延、極性データ
を記憶回路にあらかじめ記憶させ、変化する本来のパル
ス信号の極性、振幅に基づいて記憶回路から振幅、幅、
遅延、極性データを読み出し、補正パルスを発生させ、
セットリング時間を短縮する。

【００１３】３．上記パルス増幅器（請求項１，２）に
おいて、パルス信号の振幅をＡＤ変換し、変化する上記
パルス信号の極性、振幅に基づいて補正パルス信号を生
成し、セットリング時間を短縮する。

【００１４】４．上記パルス増幅器（請求項１，２）に
おいて、補正パルス信号の幅の時間にパルス増幅器本体
の目標出力値に達するような振幅、極性を有する補正パ
ルス信号をパルス信号と同期させて、パルス増幅器本体
に入力する。

【００１５】５．上記パルス増幅器（請求項１，２）に
おいて、補正パルス信号をパルス増幅器本体の出力段に
入力し、セットリング時間を短縮する。 ６．上記４において、デジタルのパルス信号をデジタル
−アナログ変換器によりアナログのパルス信号に変化
し、このパルス信号をパルス増幅器本体に入力する場合
には、補正パルス発生の入力もデジタル信号にする。

【００１６】７．上記パルス増幅器（請求項１，２）に
おいて、デジタルのパルス信号をデジタル−アナログ変
換器によりアナログのパルス信号に変化し、このパルス
信号をパルス増幅器本体に入力する場合には、補正パル
ス信号の加算をデジタルで行ない、上記デジタル−アナ
ログ変換器にパルス信号と補正パルス信号とを加算した
ものを入力し、セットリング時間を短縮する。

【００１７】８．上記パルス増幅器（請求項１，２）に
おいて、複数の補正パルス信号を用いる。 ９．上記パルス増幅器（請求項１，２）において、パル
ス増幅器本体の特性を一次遅れが支配的にする手段と、
そのパルス増幅器本体にパルス幅の補正パルス信号をパ
ルス信号と同時に入力する手段と、補正パルス信号の振
幅を変化させる手段とにより、セットリング時間をパル
ス幅Ｗとする。 １０．上記パルス増幅器（請求項１，２）において、パ
ルス増幅器本体の特性（伝達関数）のポールとゼロの合
計と補正パルス信号の個数を等しくし、それぞれのポー
ルとゼロを打ち消すような振幅、極性、遅延、幅を有す
る補正パルス信号をパルス増幅器本体に入力し、セット
リング時間を短縮する。 １１．上記パルス増幅器（請求項１，２）において、補
正パルス信号の振幅、幅、遅延のうち、２項目を固定
し、固定しない１項目と極性を制御し、セットリング時
間を短縮することを特徴とする。 １２．上記パルス増幅器（請求項１，２）において、補
正パルス信号の振幅、幅、遅延のうち、１項目を固定
し、固定しない２項目と極性を制御し、パルス増幅器の
セットリング時間を短縮する。 １３．上記パルス増幅器（請求項１，２）において、パ
ルス増幅器本体の周波数帯域をローパス・フィルタによ
り狭め、変化するパルス信号と同期し、振幅、幅、遅
延、極性を制御した補正パルスを増幅期器本体に入力
し、セットリング時間を短縮する。

【００１８】また、上記第２の目的を達成するために、
本発明のＤ／Ａ変換装置（請求項３）は、入力信号とし
てのデジタル信号をＤ／Ａ変換する第１のＤ／Ａ変換手
段と、入力されたアナログ信号を積分することにより出
力信号としてのアナログ信号を出力し、このアナログ信
号の極性が前記第１のＤ／Ａ変換手段のそれと逆の積分
手段と、この積分手段の出力と前記第１のＤ／Ａ変換手
段のそれとをアナログ加算するアナログ加算手段と、こ
のアナログ加算手段の出力をＡ／Ｄ変換するＡ／Ｄ変換
手段と、このＡ／Ｄ変換手段の出力をＤ／Ａ変換し、そ
の結果を前記積分手段に入力する第２のＤ／Ａ変換手段
とを備えていることを特徴とする。

【００１９】ここで、例えば、前記Ａ／Ｄ変換手段と前
記第２のＤ／Ａ変換手段との間に、前記Ａ／Ｄ変換手段
の出力の極性を反転する反転手段を設けることにより、
前記積分手段の出力の極性を前記第１のＤ／Ａ変換手段
のそれと逆にする（請求項４）。

【００２０】また、本発明の他のＤ／Ａ変換装置（請求
項５）は、入力信号としてのデジタル信号をＤ／Ａ変換
するＤ／Ａ変換手段と、このＤ／Ａ変換手段の出力を積
分することにより出力信号としてのアナログ信号を出力
する積分手段と、この積分手段の出力と前記入力信号と
に基づいて前記積分手段の出力を校正する校正手段と、
前記入力信号の変化に対応して前記積分手段の出力を補
償する補償手段とを備えていることを特徴とする。

【００２１】ここで、前記校正手段は、例えば、前記積
分手段の出力をＡ／Ｄ変換するＡ／Ｄ変換手段と、この
Ａ／Ｄ変換手段の出力と前記入力信号との差を求め、そ
の結果を前記Ｄ／Ａ変換手段に入力する差検出手段とに
より構成する（請求項６）。

【００２２】また、前記補償手段は、例えば、現入力信
号と前入力信号との差を求め、その差に対応した分だけ
前記積分手段の出力を増加または加減するものとする
（請求項７）。

【００２３】

【作用】パルス増幅器のセットリング時間は、パルス増
幅器本体の内部容量や容量負荷を充放電する時間によっ
て決まる。すなわち、充放電の時間が短いほどセットリ
ング時間は短くなる。

【００２４】このため、セットリング時間を短くするに
は、本来のパルス信号と補正パルス信号との和によっ
て、充放電の時間が短縮するように、補正パルス信号を
選べば良い。すなわち、充放電の時間が短縮するよう
に、本来のパルス信号に対応して、補正パルス信号の特
徴を規定する振幅、遅延または極性の少なくとも一つを
制御すれば、セットリング時間を短くできる。

【００２５】したがって、本発明のパルス増幅器（請求
項１，２）によれば、パルス増幅器本体に、本来のパル
ス信号に加えて、上記の如きの補正パルス信号を同時に
入力できるので、セットリング時間を短縮できる。

【００２６】また、本発明（請求項３〜７）によれば、
Ｄ／Ａ変換手段の出力を積分手段により積分して出力信
号を得ているので、Ｄ／Ａ変換手段の出力に含まれたグ
リッチは前記積分手段により吸収される。したがって、
グリッチのない出力信号が得られるようになる。

【００２７】更に、本発明（請求項３）の場合、Ａ／Ｄ
変換手段に入力される第２のＤ／Ａ変換手段の出力と積
分回路のそれとは逆特性なので、Ａ／Ｄ変換手段には低
レベル（低ビット数）の信号が入力されることになる。
このため、上記グリッチのない出力信号が得られる他
に、Ａ／Ｄ変換手段として、高ダイナミックレンジのＡ
／Ｄ変換器に比べて、性能が高く、安価な低ダイナミッ
クレンジ（低ビット数）のＡ／Ｄ変換器を用いることが
可能となる。

【００２８】更に、本発明（請求項５）の場合、積分手
段の出力を校正および補償する校正手段および補償手段
が設けられているので、高精度のＤ／Ａ変換を行なえる
ようになる。

【００２９】

【実施例】先ず、理想的なパルス増幅器の場合について
説明する。図１は、理想的なパルス増幅器を示すブロッ
ク図である。図中、１はデジタル−アナログ変換器（以
下、ＤＡＣという）を示しており、このＤＡＣ１にはデ
ジタルデータ３とイネーブルパルス４とが入力される。
また、インパルス発生器２にはイネーブルパルス４が入
力され、このイネーブルパルス４に同期して、ＤＡＣ１
は入力されたデジタルデータ３をアナログデータに変換
し、ステップ電圧ｅ１を発生する（ＤＡＣ１は理想的な
ステップ電圧ｅ１を発生すると仮定する）。このとき、
インパルス発生器２はインパルス電圧ｅ２を発生する。

【００３０】ＤＡＣ１により発生したステップ電圧ｅ１
は抵抗体Ｒ１を介してＯＰアンプ５に入力される。抵抗
体Ｒ３はＯＰアンプ５の帰還抵抗で、ＯＰアンプ５の増
幅率Ｇは−（Ｒ３／Ｒ１）となる。ＯＰアンプ５を時定
数Ｔの１次遅れ（なお、ＯＰアンプ５の特性が１次遅れ
系ではない場合は、抵抗体Ｒ３と並列にコンデンサを接
続することにより、１次遅れ系を支配的にすることがで
きる）、ＯＰアンプ５の出力電圧ｅ３とすれば、ラプラ
ス変換によりその伝達関数はＧ／（１＋ｓＴ）であり、
ＯＰアンプ５のステップ応答は、 ｅ３＝［Ｇ／｛ｓ＊（１＋ｓＴ）｝］＊ｅ１ となる。

【００３１】このステップ応答を時間ｔの関数に変換す
ると、 ｅ３（ｔ）＝［Ｇ＊｛１−ｅｘｐ（−ｔ／Ｔ）｝］ｅ１ ・・・（１） となる。

【００３２】一方、インパルス発生器２からは理想的な
（デルタ関数的な）インパルス電圧ｅ２（パルス幅がゼ
ロで振幅が無限大、積分すると１）がステップ電圧ｅ１
と同時に発生する。インパルス電圧ｅ２に対するＯＰア
ンプ５のインパルス応答は、 ｅ３＝｛Ｇ´／（１＋ｓＴ）｝＊ｅ２ となる。

【００３３】ここで、Ｇ´はインパルス発生器２を入力
としたときのＯＰアンプ５の増幅度で−Ｒ３／Ｒ２であ
る。このインパルス応答を時間ｔの関数に変換すると、 ｅ３＝｛Ｇ´／Ｔ｝＊ｅｘｐ（−ｔ／Ｔ）＊ｅ２ ・・・（２） となる。

【００３４】式（２）のＧ´／Ｔを式（１）のＧに等し
くなるようにＧ´を合わせ（Ｒ２を調整する）、式
（１）と式（２）とを加算すると、ＯＰアンプ５の出力
電加圧ｅ３は、 ｅ３＝Ｇ＊｛１−ｅｘｐ（−ｔ／Ｔ）｝＊ｅ１ ＋｛Ｇ´／Ｔ｝＊ｅｘｐ（−ｔ／Ｔ）＊ｅ２ となる。

【００３５】ここで、Ｇ＊ｅ１＝（Ｇ´／Ｔ）＊ｅ２と
すれば、 ｅ３＝Ｇ＊ｅ１ となる。すなわち、ＯＰアンプ５の出力電圧ｅ３は、時
間ｔと関係がなくなり、入力されたステップ電圧ｅ１は
過渡現象なしでＧ倍されてＯＰアンプ５から出力され、
セットリング時間を短くできる。

【００３６】図２に、ＤＡＣ１のステップ電圧ｅ１の波
形と、インパルス発生器２のインパルス電圧ｅ２の波形
と、ＯＰアンプ５の出力電圧ｅ３の波形とを示す。図
中、破線はインパルスによる補正を行なわない場合のＯ
Ｐアンプ５の出力電圧ｅ３の波形を示している。

【００３７】しかし、現実には時間がゼロで面積が１で
あるインパルス電圧ｅ２を発生することはできないし、
それを増幅するアンプもない。そこで、本発明では、イ
ンパルス電圧ｅ２の代わりに、補正パルス補正を用いて
セットリング時間の短縮化を実現している。以下、本発
明の実施例を図面を参照しながら詳細に説明する。

【００３８】図３は、本発明の第１の実施例に係るパル
ス増幅器を示すブロック図である。ＤＡＣ１には図１の
パルス増幅器と同様にデジタルデータ３とイネーブルパ
ルス４とが入力される。補正パルス発生器６にもデジタ
ルデータ３とイネーブルパルス４とが入力される。

【００３９】補正パルス発生器６から出力される補正パ
ルスｅ４の極性、振幅、幅は、制御することができる
が、ここでは、説明を単純化するために遅延については
考慮しない。

【００４０】ＯＰアンプ５にパルス幅ａの補正パルスｅ
４だけが入力されたときのＯＰアンプ５の出力電圧ｅ３
は、 ｅ３＝ｅ４＊Ｇ´｛１−ｅｘｐ（−ａ＊ｓ）｝／｛ｓ＊（１＋ｓ＊Ｔ）｝ ・・・（３） となる。

【００４１】ＯＰアンプ５にＤＡＣ１が発生したステッ
プ電圧ｅ１と補正パルスｅ４とが同時に入力されたとき
のＯＰアンプ５の出力電圧ｅ３は、 e3＝ [ G *e1 + e4 * G' { 1 - exp ( -a*s ) } ] / { s*(1+s*T)} となる。この式を時間ｔの関数にすると、 ｅ３＝（Ｇ＊ｅ１＋ｅ４＊Ｇ´）｛１−ｅｘｐ（−ｔ／Ｔ）｝ −ｅ４＊Ｇ´［１−ｅｘｐ｛−（ｔ−ａ）／Ｔ｝］ ・・・（４） となる。ｔ＝０からｔ＝ａの時間が補正パルスのパルス
幅である。

【００４２】補正パルスｅ４の振幅が、 ｅ４＝（Ｇ＊ｅ１／Ｇ´）＊ｅｘｐ（−ａ／Ｔ）／｛１−ｅｘｐ（−ａ／Ｔ）｝ ・・・（５） を満足するとき、セットリング時間は補正パルス幅ａと
なる。

【００４３】ここで、ＴはＯＰアンプ５の時定数、Ｇは
ＯＰアンプ５のＤＡＣ１側の増幅度（−Ｒ３／Ｒ１）、
Ｇ´はＯＰアンプ５の補正パルス発生器６側の増幅度
（−Ｒ３／Ｒ２）を示している。

【００４４】図４に、ＤＡＣ１のステップ電圧ｅ１の波
形と、補正パルス発生器６の補正パルスｅ４の波形と、
ＯＰアンプ５の出力電圧ｅ３の波形とを示す。図中、破
線は補正パルスによる補正を行なわない場合のＯＰアン
プ５の出力電圧ｅ３の波形を示している。

【００４５】式（５）は補正パルスのパルス幅ａを一定
にした場合のものであるが、補正パルスｅ４の振幅を一
定にして補正パルスのパルス幅ａを変えても同様な結果
が得られる。すなわち、補正パルスｅ４の振幅を一定に
した場合の補正パルスのパルス幅ａは、 ａ＝Ｔ＊ｌｎ｛Ｇ＊ｅ１／（Ｇ´＊ｅ４）＋１｝ となり、補正パルスｅ４の振幅の代わりに補正パルスｅ
４のパルス幅を変えても良いことが分かる。

【００４６】図５は、ＤＡＣ１側の増幅度Ｇを−１、ス
テップ電圧ｅ１を１［Ｖ］、補正パルス発生器６側の増
幅度Ｇ´を−１とし、時定数Ｔで正規化した補正パルス
幅ａを横軸とし、補正パルスの振幅を縦軸（上記式
（５））としてプロットした図である。

【００４７】補正パルス幅ａがＴのとき補正パルスの振
幅をＤＡＣ１の振幅の０．５８２倍（図中の点Ｐ１）に
すると，ＯＰアンプ５のセットリング時間はＴとなり、
補正パルス幅がＴ／２では１．５４倍（図中の点Ｐ２）
にすると、ＯＰアンプ５のセットリング時間はＴ／２と
なる。なお、上述した図２におけるインパルス電圧ｅ２
はパルス幅がゼロ、振幅が無限大で、これは図５の左端
になる。

【００４８】次に図３においてＯＰアンプ５が２次遅れ
系でポールが２個の場合には、２個の補正パルスにより
セットリング時間が２個の補正パルス幅の和であること
を示す。

【００４９】この場合、ＯＰアンプ５の出力電圧ｅ３
は、 e3 = [ G*e1 + (1-exp(-a*s))*G'*e4 + {exp(-a*s)-exp(-2*a*s)}*G'*e5 ] /[s(1+T1*s)(1+T2*s)] ・・・（６） となる。

【００５０】ここで、Ｔ１はＯＰアンプ５の第１のポー
ル、Ｔ２はＯＰアンプ５の第２のポールを示している。
また、分子の第１項は入力、第２項は初めの補正パルス
（パルス幅ａ，遅延ゼロ）、第３項は２番目の補正パル
ス（パルス幅ａ，遅延ａ）を表している。式（６）を時
間の関数に変換すると、 e3 = ( G*a1+G'*(e4)(1-T(t)) + G'*(e5-e4)(1-T(t-a)) - G'*e5*(1-T(t-2a) ) ・・・（７） となる。ここで、T(t)，T(t-a)，T(t-2a) は下記の通り
になる。 T(t) = [ T1* exp( -t/T1 ) - T2 * exp( -t/T2 ) ] / (T1 - T2) T(t-a) = [ T1* exp( -(t-a)/T1) - T2 *exp( -(t-a)/T2 ) ] / (T1 - T2) T(t-2a) = [ T1* exp( -(t-2a)/T1) - T2 *exp( -(t-2a)/T2 ) ] / (T1 - T2) ここで、初めの補正パルスの振幅ｅ４と２番目の補正パ
ルスの振幅ｅ５とが、 e4=[exp(a/T1)(1-exp(a/T1)-exp(a/T2)(1-exp(a/T2)]*G*e1 /[{1-exp(a/T1)}{1-exp(a/T2)}{exp(a/T2)-exp(a/T1)}] ・・・（８） e5=[exp(a/T1)-exp(a/T2)]*G*e1 ／［｛１−ｅｘｐ（ａ／Ｔ１）｝｛１−ｅｘｐ（ａ／Ｔ
２）｝｛ｅｘｐ（ａ／Ｔ２）−ｅｘｐ（ａ／Ｔ１）｝］ ・・・（９） を満足すると、セットリング時間は初めの補正パルス幅
と２番目の補正パルスの和（ａ＋ａ）となる。

【００５１】ここで、ｅ１＝１Ｖ、Ｔ１＝１μｓ、Ｔ２
＝．５μｓ、ａ＝１μｓとした場合には、ｅ４＝−０．
８３０Ｖ、ｅ５＝０．０９Ｖで、ｅ３のセットリング時
間は２μｓとなる。

【００５２】図６に上式で計算したＯＰアンプ５の特性
が２次遅れ系における各部の波形を示す。上から順にＤ
ＡＣ１のステップ電圧ｅ１、補正パルス発生器６の補正
パルスｅ４、ＯＰアンプ５の出力電圧ｅ３を示してい
る。図中、破線は補正パルスによる補正を行なわない場
合のＯＰアンプ５の出力電圧ｅ３を示している。

【００５３】次に本発明の第２の実施例に係るパルス増
幅器について説明する。ここでは、大振幅の信号をパル
ス増幅器に入力する場合について説明する。一般に、大
振幅の信号をパルス増幅器に入力すると、パルス増幅器
の内部のトランジスタの電流飽和が生じ、その出力は一
定の傾斜で変化する（スルーレート）。このため、大振
幅においては、上記実施例のような補正パルスで増幅器
を補正しても顕著な効果が得られない。

【００５４】そこで、増幅器の内部で電流飽和が生じる
ような大振幅が入力される場合、電流飽和が生じない振
幅（補正パルス振幅も含める）で階段状にその入力を分
割し、階段状の各ステップに補正パルスを入力し、増幅
器の出力応答を早める。

【００５５】図７に、本実施例に係るパルス増幅器の具
体的な構成例を示す。階段パルス発生器７はデジタルデ
ータ３の振幅値と階段設定８に設定された階段設定数と
から階段波を発生する。

【００５６】すなわち、階段パルス発生器７は振幅値と
階段設定数とを比較し、振幅値が階段設定数と等しい場
合または小さい場合には、振幅値をそのままＤＡＣ１に
与え、一方、振幅値が階段設定数より大きい場合には、
振幅値を階段設定数で徐算し、その商ＮとあまりＭから
階段波を発生する。

【００５７】階段パルス発生器７により発生する階段波
はＮ＋１段で最後の段のステップの大きさはＭとなる
（あまりＭがゼロの場合はＮ段）。階段の各ステップに
はステップの振幅（極性含む）により、振幅、遅延、幅
が決まった補正パルスによりセットリング時間が改善さ
れる。

【００５８】ここで、大振幅の場合のセットリング時間
Ｔ_ｌｒｇ は、補正された振幅のセットリング時間をＴ
_sr（補正パルスの幅を一定にし、振幅、遅延を変化）と
すれば、 Ｔ_lrg ＝（Ｎ＋１）・Ｔ_sr ・・・（１０） となる。

【００５９】図８に、ＤＡＣ１に入力される階段電圧ｅ
１ａ、補正パルス発生器６の補正パルスｅ４、ＯＰアン
プ５の出力電圧ｅ３の波形を示す。図中、破線は補正パ
ルスによる補正を行なわない場合のＯＰアンプ５の出力
電圧ｅ３を示している。

【００６０】図９は、本発明の第３の実施例に係るパル
ス増幅器を示すブロック図である。これは入力がアナロ
グの場合の実施例で、アナログ入力１４はアナログ遅延
器１０とアナログ−デジタル変換器（ＡＤＣ）９とに導
入される。このＡＤＣ９はアナログ入力１４をデジタル
データに変換し、このデジタルデータは補正パルス発生
器６に導入される。この補正パルス発生器６は先の実施
例と同様に補正パルスを出力し、この補正パルスは抵抗
体Ｒ２を介してＯＰアンプ５に導入される。

【００６１】一方、アナログ遅延器１０に導入されるア
ナログ入力１４は、アナログ遅延器１０によって、上記
補正パルスと同期が取られ、抵抗体Ｒ１を介して上記補
正パルスと共にＯＰアンプ５に入力される。このように
アナログ入力１４に補正パルスが重畳されることによっ
て、セットリング時間は補正パルス幅になる。

【００６２】図１０は、本発明の第４の実施例に係るパ
ルス増幅器のブロック図である。これは誘導負荷Ｒ（具
体的には、例えば、配線電極や伝送ケーブル）に起因す
るセットリング時間を改善するための実施例である。

【００６３】補正パルス発生器６ａ，６ｂの出力は、そ
れぞれ、電圧電流変換器２７ａ，２７ｂに入力され、補
正パルス発生器６ａ，６ｂの出力は、それぞれ、補正パ
ルス電流ｉ１，ｉ２に変換される。補正パルス電流ｉ１
によりＯＰアンプ５のポールを補正し、補正パルス電流
ｉ２により容量負荷によるポールを補正する。これら補
正パルス電流により出力ｅのセットリング時間は補正パ
ルスになる。

【００６４】次に図１０において出力電圧ｅ６のセット
リング時間を補正パルスａに等しくできることを示す。
出力電圧ｅ６は、 e6 = [ G*e1 + (1-exp(-a*s))*R3*i1 ] /[s(1+T1*s)(1+T2*s)] + ( 1 -exp( -a*s) ) * R*i2 / [s(1+T2*s)] ・・・（１１） となる。

【００６５】ここで、Ｔ１はＯＰアンプ５のポール、Ｔ
２は出力電圧ｅ６のポール（＝ＣＲ）である。また、分
子の第１項は入力、第２項は入力の補正パルス（パルス
幅ａ）、第３項は出力の補正パルス（パルス幅ａ）であ
る。

【００６６】式（１１）を時間の関数に変換すると、 e6= (G*a1+R3*i1)(1-T(t)) - R3*i1*(1 - T(t-a))+ R*i
2*(1 - exp(-t/T2) ) - R*i2*(1 - exp(-(t-a)/T2) )
・・・（１２）となる。

【００６７】ここで、Ｔ（ｔ），Ｔ（ｔ−ａ）は、 T(t) = [ T1 * exp( -t/T1 ) - T2 * exp( -t/T2 ) ] / (T1 - T2) T(t-a) = [ T1 * exp( -(t-a)/T1 ) - T2 *exp( -(t-a)/T2 ) ] / (T1 - T2) である。

【００６８】ここで、初めの補正パルス電流の振幅ｉ
１、２番目の補正パルス電流の振幅ｉ２を下式の通りに
選ぶと、セットリング時間は補正パルス幅ａとなる。 i1 = G * e1 / [ R3 * { -1 + exp( a / T1 ) } ] ・・・（１３） i2=[1-{1-exp(a/T2)}/{1-exp(a/T2)}]*G*e1*T2/[R*{T1-
T2}{1-exp(a/T2)}]・・・（１４） ここで、ｅ１＝１
Ｖ、Ｔ１＝１μｓ、Ｔ２＝．５μｓ、ａ＝１μｓとした
場合には、Ｒ３・ｉ１は−０．５８２Ｖ、Ｒ・ｉ２は−
０．４２５Ｖで、ｅ３のセットリング時間は１μｓとな
る。

【００６９】かくして本実施例によれば、セットリング
時間を補正パルスの幅にでき、容量負荷の場合、その容
量によりセットリング時間が決まるため、従来の技術で
は困難であったパルス増幅器の高速化が、本実施例の場
合には、浮游容量、容量負荷等からの制限がなくなり、
容易にパルス増幅器の高速化が図れる。

【００７０】図１１は、本発明の第５の実施例に係るパ
ルス増幅器のブロック図である。これは補正パルスをＤ
ＡＣデータ内で合成する場合の実施例である。デジタル
データ３は加算器１１と補正パルスデータ発生器１２と
に入力される。補正パルスデータ発生器１２は補正パル
ス幅、振幅、極性を発生し、加算器１１によりデジタル
データ３と共に加算し、ＤＡＣ１に入力する。デジタル
データ３と補正パルスのデータとが加算された値をＤＡ
Ｃ１は出力し、この出力は抵抗体１を介してＯＰアンプ
５に入力され増幅される。このように、補正パルスがＤ
ＡＣデータ内で合成され、これＯＰアンプ５に導入され
ることによって、セットリング時間が改善される。

【００７１】図１２は、本発明の第６の実施例に係るパ
ルス増幅器のブロック図である。これは補正パルス発生
器６を複数個（ここでは３個）設け、イネーブルパルス
遅延器１３により補正のタイミングをずらし、３つの遅
延時間の異なる補正パルスをそれぞれ抵抗体Ｒ２，Ｒ
４，Ｒ６を介してＯＰアンプ５に入力することにより、
ＯＰアンプ５のセットリング時間を改善する実施例であ
る。

【００７２】図１３は、補正パルス発生器６の具体的な
構成を示すブロック図であり、図１４は、補正パルス発
生器６の動作を示すタイミングチャートである。ＤＡＣ
データの現データはラッチＡ１５に記憶され、現データ
の１つ前の前データはラッチＢ１６に記憶される。ＤＡ
Ｃデータ３の現データと前データは減算器１７により引
き算され、減算器１７の出力により、補正パルスの振幅
データに関する振幅データメモリＭａ１９，補正パルス
の遅延データに関する遅延データメモリＭｄ２０，補正
パルスのパルス幅データに関するパルス幅データメモリ
Ｍｗ２１のアドレスが指定される。パルス振幅データメ
モリＭａ１９，遅延データメモリＭｄ２０，パルス幅デ
ータメモリＭｗ２１には、それぞれ、あらかじめ予ＯＰ
アンプ５のセットリング時間が最適になるような補正パ
ルスの振幅（極性含む）データ、遅延データ、パルス幅
データデータが設定されている。

【００７３】イネーブルパルス（ＥＮＢ）４はプログラ
マブル遅延線Ｄｄ２２により遅延され、このプログラマ
ブル遅延線Ｄｄ２２の出力信号ｗはプログラマブル遅延
線Ｄｗ２３により遅延される。プログラマブル遅延線Ｄ
ｄ２２の出力信号ｄ，プログラマブル遅延線Ｄｗ２３の
出力信号ｗの遅延時間は、遅延データメモリＭｄ２０お
よびパルス幅データメモリＭｗ２１の出力データにより
決定される。

【００７４】プログラマブル遅延線Ｄｄ２２の出力信号
ｄおよびプログラマブル遅延線Ｄｗ２３の出力信号ｗは
遅延・幅パルス合成ＤＷＣ２５に入力され、この遅延・
幅パルス合成ＤＷＣ２５は入力信号である出力ｄと出力
ｗとを合成し、補正ＤＡＣ２６に対する補正イネーブル
パルス（補正ＤＡＣＥＮＢ）を出力する。

【００７５】セレクタ２４は、出力信号ｄ，出力信号ｗ
と同期し、振幅データメモリＭａ１９の出力Ａとラッチ
Ｃ１８の出力Ｂとを切り換える。出力Ａの情報は補正パ
ルスの振幅で、ラッチＣ１８の出力Ｂの情報は補正ＤＡ
Ｃ２６の出力をゼロにするためのデータである。セレク
タ２４で選択された出力Ａまたは出力Ｂに一方の出力
と、遅延・幅パルス合成ＤＷＣ２５で合成したイネーブ
ルパルスとに基づいて、補正ＤＡＣ２６は補正パルスを
発生する。

【００７６】なお、上記補正パルス発生器は、イネーブ
ルパルス４に対して、１個の補正パルスしか発生しない
が、振幅データメモリＭａ１９、遅延データメモリＭｄ
２０、パルス幅データメモリＭｗ２１、プログラマブル
遅延線Ｄｄ、Ｄｗを一組、セレクタ２４の入力を１組増
やすことにより、補正パルスを２個、発生させることが
できる。すなわち、各種メモリ、プログラマブル遅延線
の組とセレクタの入力を増やすことにより、複数個の補
正パルスを発生させることができ、ポール、ゼロ点が複
数であっても、セットリング時間を改善することができ
る。

【００７７】図１５は、電圧電流変換器の具体的な構成
を示す回路図である。この回路に極性がプラスのパルス
が入力されると、トランジスタＴＲ１がオフとなり、ト
ランジスタＴＲ３がオンとなるので、トランジスタＴｒ
２のベース電流は流れないが、ランジスタＴＲ４のベー
ス電流は流れる。したがって、トランジスタＴＲ４のコ
レクタ電流が出力電流となる。

【００７８】一方、極性がマイナスのパルスが入力され
ると、トランジスタＴＲ１がオンとなり、トランジスタ
ＴＲ３がオフとなるので、トランジスタＴＲ２のベース
電流は流れるが、トランジスタＴＲ４のベース電流は流
れない。したがって、トランジスタＴＲ２のコレクタ電
流が出力電流となる。入力パルスの電圧の極性と出力電
流の極性は逆になる。

【００７９】図１６は、本発明の第７の実施例に係るパ
ルス増幅器のブロック図である。これは誘導性負荷Ｌ
（具体的には、例えば、電子ビーム抽画装置の偏向コイ
ル）に起因するセットリング時間を改善するための実施
例であり、図１０のパルス増幅器のポールＴ２であるＣ
ＲをＲ／Ｌと置き換えた構成になっている。

【００８０】図１７は、補正パルス発生器の他の具体的
な構成を示すブロック図である。なお、説明を簡略化す
るためにここではＤＡＣデータの上位４ビットについて
説明する。

【００８１】Ｎビット〜Ｎ−３ビットはＤＡＣデータ
（ＮビットはＭＳＢ）を示し、これらＮビット〜Ｎ−３
ビットは、それぞれ、立ち上がり・立ち下がり検出器４
１〜４４に入力される。立ち上がり・立ち下がり検出器
４１〜４４は入力されたビットが立ち上がりならばＲ、
立ち下がりならばＦに「１」に設定してこれを出力す
る。また、入力されたビットに変化がなければ「０」を
出力する。

【００８２】ラッチ５１〜５８には、あらかじめビット
の立ち上がり、立ち下がり時の補正ＤＡＣデータがＣＰ
Ｕにより入力されている。例えば、Ｎビットの立ち上が
り時の補正ＤＡＣデータはラッチ５１に、立ち下がり時
の補正ＤＡＣデータはラッチ５５に格納されている。

【００８３】立ち上がり・立ち下がり切換器６１〜６８
は立ち上がり・立ち下がり検出器４１〜４４の出力によ
り、ゼロまたはラッチ５１〜５８の内容を選択する。立
ち上がり・立ち下がり切換器６１，６２の出力は加算器
７１で、立ち上り・立ち下がり切換器６３，４の出力は
加算器７２で、立ち上り・立ち下がり切換器６５，６６
の出力は加算器７３で、立ち上り・立ち下がり切換器６
７，６８の出力は加算器７４で加算される。

【００８４】加算器７１，７２の出力は加算器７５で、
加算器７３、７４の出力は加算器７６で加算され、加算
器７５、７６出力は加算器７７で加算される。加算器７
１，７２，７５は立ち上がりデータを加算し、加算器７
３，７４，７６は立ち下がりデータを加算する。

【００８５】加算データ切換器７８は、ゼロと加算器７
７の出力を切り換え、補正ＤＡＣ２６に入力する。この
補正ＤＡＣ２６の入力と補正ＤＡＣＥＮＢにより補正パ
ルスをコントロールパルス８１で発生させる。

【００８６】図１８は、図１７の補正パルス発生器のタ
イミングチャートである。ＤＡＣデータ（Ｎ〜Ｎ−３ビ
ット）から立ち上がり・立ち下がり検出器４１〜４４に
より切り換えを行なう。加算データ切換器７８は補正Ｄ
ＡＣＥＮＢの最初のＥＮＢの前にゼロデータから加算デ
ータに切り換え、補正ＤＡＣ２６に加算データを入力
し、２番目の補正ＤＡＣＥＮＢの前にゼロに切り換え、
補正パルスを発生する。また、立ち上がり・立ち下がり
のリセット信号は、立ち上がり・立ち下がり検出器４１
〜４４に次の立ち上が・立ちり下がり検出の準備をさせ
る。補正ＤＡＣＥＮＢの最初のパルスと２番目のパルス
の時間が補正パルスの幅となる。

【００８７】図２０は、本発明の第７の実施例に係るパ
ルス増幅器のブロック図である。これはＯＰアンプ５の
帰還抵抗である抵抗体Ｒ３と並列にコンデンサＣを接続
させ、ＯＰアンプ５の周波数帯域を狭めることにより、
ＯＰアンプ５の出力の雑音を低減するものである。

【００８８】雑音はＯＰアンプの周波数帯域に比例する
ことが知られ、ＯＰアンプ５の周波数帯域Ｂは帰還抵抗
３と帰還コンデンサＣと以下の様な関係がある。Ｂ＝２
・π／Ｃ・Ｒ３この式に示すように、帰還コンデンサＣ
と周波数帯域Ｂは逆比例の関係にあるので、ＯＰアンプ
５の雑音を低減するには、帰還コンデンサＣの容量を大
きくすれば良い。

【００８９】しかし、帰還コンデンサＣの容量を大きく
すると、ＯＰアンプ５の立ち上がり時間、立ち下がり時
間は遅くなる。そこで、補正パルス発生器６により補正
パルスを発生させ、帰還コンデンサＣの充放電を素早
し、上記問題を解決する。

【００９０】図２１に、ＯＰアンプ５の出力電圧ｅ３と
補正パルスｅ４の波形を示す。補正前と補正後の出力電
圧ｅ３で囲まれた部分の斜線は、帰還コンデンサＣを充
電すべき電荷量を示す。斜線で示した帰還コンデンサＣ
の電荷量は抵抗体Ｒ２を介して補正パルスにより充電さ
れ、その電荷量を等しくするように補正パルスを調整
（例えば補正パルスの振幅、幅、遅延量を調整）する。
ここで、帰還コンデンサＣの容量を大きくすれば雑音は
少なくなるが、補正パルスの補正量を大きくする必要が
ある。

【００９１】図１９は、ＤＡＣのビット数と、ＯＰアン
プの時定数Ｔで正規化（ｔ／Ｔ）したセットリング時間
｛ｔ／Ｔ＝０．６２９３１＊（Ｎ＋１）｝との関係を関
係を示す特性図である。

【００９２】８ビットＤＡＣの最大振幅時に、セットリ
ング時間が１／２ＬＳＢ以下になるには、時定数Ｔの
６．２倍（図中の点Ｐ３）、１２ビットＤＡＣの場合に
は時定数Ｔの９倍（図中の点Ｐ４）、２０ビットＤＡＣ
の場合には時定数Ｔの１４．６倍（図中の点Ｐ５）必要
である。

【００９３】スルーレートの影響を無視（小振幅）すれ
ば、補正パルス幅を時定数Ｔ、振幅０．５８２で、８ビ
ットＤＡＣの場合で６．２倍、１２ビットＤＡＣの場合
で９倍、２０ビットＤＡＣの場合で１４．６倍改善され
る。

【００９４】また、補正パルス幅を時定数Ｔの１／２、
振幅１．５４にすれば、８ビットＤＡＣの場合で１２．
４倍、１２ビットＤＡＣの場合で１８倍、２０ビットＤ
ＡＣの場合で２９，２倍改善される。

【００９５】ＤＡＣのビット数１２、補正パルス幅をＯ
Ｐアンプの時定数Ｔ、大振幅と小振幅の比を６４、階段
波の段数を６４とした場合におけるスルーレートを考慮
したセットリング時間を考えると下記の通りなる。

【００９６】一般に、大振幅のセットリング時間は、ス
ルーレートにより小振幅の２０〜１００倍になる。すな
わち、小振幅時のセットリング時間が１００ｎＳとすれ
ば、大振幅時のセットリング時間は２μＳから１００μ
Ｓとなる。

【００９７】例えば、２０ビットＤＡＣのセットリング
時間は、図１９（点Ｐ５）から約１４．５Ｔであるが、
スルーレートがあるため、セットリング時間は約２９０
Ｔ〜１４５０Ｔとなる。

【００９８】補正パルス幅Ｔ、階段波の段数が６４段か
ら、上記大振幅時のセットリング時間は６４Ｔとなり、
大振幅のセットリング時間は４．５〜２２．７倍程度に
改善される。

【００９９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ＯＰアンプ
の特性（伝達関数）が１次遅れ、２次遅れの場合につい
て説明したが、本発明は３次以上の遅れの場合にも適用
できる。この場合、伝達関数のポールとゼロとの合計が
補正パルスの個数と等しくすることにより、最終の補正
パルスの終了とセットリング時間とを等しくできる。

【０１００】また、ＤＡＣの出力電圧をステップ波形と
したが、１次，２次，…等の遅れ特性を有する波形であ
っても補正パルスによりセットリング時間を短縮でき
る。ＤＡＣの出力が電流の場合には、ＤＡＣの出力の浮
游容量も含めて補正パルスによりセットリング時間を改
善できる。すなわち、ＤＡＣ自身のセットリング時間も
改善できる。

【０１０１】また、補正パルスは理想的なパルスとして
説明したが、浮游容量、帰還容量等に充放電できれば良
いので、歪のあるパルスでも良い。また、補正パルスの
応用として論理素子の出力に補正パルスを入力すること
により、論理素子出力のオーバーシュートを改善するこ
とができる。

【０１０２】図２２は、本発明の第８の実施例に係るア
ナログ比較方式のＤ／Ａ変換装置のブロック図である。
図中、１１１は第１のＤ／Ａ変換器１１１を示してお
り、この第１のＤ／Ａ変換器１１１には、入力信号であ
るデジタル入力信号１１０が入力される。この第１のＤ
／Ａ変換器１１１は、イネイブル信号１０９に従って、
所定のタイミングで、デジタル入力信号１１０を電圧の
アナログ信号（アナログ電圧信号）に変換する。このア
ナログ電圧信号は抵抗Ｒ２０とアンプ１１７とにより構
成される増幅回路１１８に入力される。

【０１０３】また、図中、１１２は第２のＤ／Ａ変換器
を示しており、この第２のＤ／Ａ変換器１１２の出力で
あるアナログ電圧信号は、アンプ１１３とキャパシタＣ
２０とにより構成される積分回路１１９に入力される。

【０１０４】この積分回路１１９は、第１のＤ／Ａ変換
器１１１と逆極性のアナログ電流信号を出力し、この逆
極性のアナログ電流信号は抵抗Ｒ２１ｂを介してＡ／Ｄ
変換器１１４に入力される。

【０１０５】このとき、増幅回路１１８の出力であるア
ナログ電流信号も抵抗Ｒ２１ａ（この抵抗Ｒ２１ａの値
は抵抗Ｒ２１ｂのそれと同じである）を介してＡ／Ｄ変
換器１１４に入力される。

【０１０６】すなわち、Ａ／Ｄ変換器１１４は、抵抗Ｒ
２１ａと抵抗Ｒ２１ｂとの接続点Ｍの電圧をデジタル値
Ｄに変換する。ここで、Ａ／Ｄ変換器１１４は、遅延回
路１１５を介して入力されるイネイブル信号１０９に従
って、所定のタイミングで、Ａ／Ｄ変換を行なうように
なっている。

【０１０７】Ａ／Ｄ変換器１１４の出力であるデジタル
信号は、極性反転回路１０８によってその極性が反転さ
れた後、第２のＤ／Ａ変換器１１２に入力され、アナロ
グ電圧信号に変換される。この第２のＤ／Ａ変換器１１
２の出力であるアナログ電圧信号は、積分回路１１９に
入力される。ここで、第２のＤ／Ａ変換器１１２は、遅
延回路１１５，１１６を介して入力されるイネイブル信
号１０９に従って、所定のタイミングで、Ｄ／Ａ変換を
行なうようになっている。

【０１０８】積分回路１１９は現在の第２のＤ／Ａ変換
器１１２の出力と前の第２のＤ／Ａ変換器１１２の出力
との積分（総和）に対応したアナログ電流信号を出力す
るようになっている。

【０１０９】このような回路動作が接続点Ｍの電圧ＶＭ
の値がゼロになるまで行なうことにより、所定レベルの
アナログ電流信号が積分回路１１９から出力される。こ
こで、電圧ＶＭの値がゼロになる条件は以下の通りであ
る。

【０１１０】増幅回路１１８の出力電圧Ｖ１は、第１の
ＤＡ変換器１１１の１ＬＳＢ当たりの電流値をＩ_ss、抵
抗Ｒ２１ａの抵抗値をＲとすると、 Ｖ１＝−Ｉ_ss×Ｒ となる。このとき、積分回路１１９の出力がゼロである
と仮定すると、接続点Ｍの電圧ＶＭの値はＶ１／２とな
る。

【０１１１】また、第２のＤ／Ａ変換器１１２の出力電
流Ｉ₂ は、第２のＤＡ変換器１１２の１ＬＳＢ当たりの
電流値Ｉ_s とすると、 Ｉ₂ ＝−Ｄ×Ｉ_s となる。

【０１１２】また、積分回路１１９の出力電圧Ｖ２、積
分回路１１９のコンデンサＣ２０の値は、積分回路１１
９の出力の１ＬＳＢ当たりの電圧をＶ_s 、イネイブルパ
ルス信号１０９の時間間隔をＴとすると、 Ｖ２＝Ｄ×Ｉ_s ×Ｔ／Ｃ Ｃ＝Ｉ_s ×Ｔ／Ｖ_s となる。

【０１１３】このとき、接続点Ｍの電圧ＶＭは、 ＶＭ＝Ｖ１＋Ｖ２ ＝−Ｉ_ss×Ｒ＋Ｄ×Ｉ_s ×Ｔ／Ｃ となる。

【０１１４】したがって、ＶＭがゼロになる条件は、 Ｉ_ss×Ｒ＝Ｄ×Ｉ_s ×Ｔ／Ｃ となる。

【０１１５】本実施例によれば、Ｄ／Ａ変換器１１１，
１１２のグリッチが積分回路１１９に吸収され、グリッ
チ等のノイズの低減化が図れる。また、積分回路１１９
は位相余裕が大きく、その特性からオーバーシュート、
アンダーシュート等の過渡減少がなく、安定である。

【０１１６】したがって、本実施例のＤ／Ａ変換装置を
ステージ連続移動型電子ビーム抽画装置のステージ制御
回路に用いれば、グリッチの発生がなくなり、確実に所
定の位置に所定のパターンを抽画できるようになる。ま
た、積分回路１１９の制御をブランキング中に行なうこ
とにより、更にノイズを削減できる。

【０１１７】また、増幅回路１１８の出力の極性は、積
分回路１１９のそれと逆極性であるため、Ａ／Ｄ変換器
１１４に入力される信号のレベルは低いものとなる。こ
のため、Ａ／Ｄ変換器１１４として、ダイナミックレン
ジ（ビット数）の小さいＡ／Ｄ変換器を用いることがで
きる。すなわち、特性が良く、安価なＡ／Ｄ変換器で済
む。

【０１１８】図２３は、本発明の第９の実施例に係るパ
ルス積分方式のＤ／Ａ変換装置のブロック図である。ま
た、図２４は、図２３のＤ／Ａ変換装置の動作を示すタ
イミングチャートである。

【０１１９】本実施例のＤ／Ａ変換装置が第８の実施例
のそれと主として異なる点は、積分回路の出力を校正、
補償できることにある。Ｄ／Ａ変換装置を使用する前の
積分回路の校正は以下の通りである。

【０１２０】まず、制御回路１２６に校正信号１３２を
入力する。これにより、制御回路１２６からＡ／Ｄ変換
器１２５にＡ／Ｄイネイブルパルス信号が送られる。Ａ
／Ｄ変換器１２５は、Ａ／Ｄイネイブルパルス信号を受
けると、アンプ１２４とキャパシタ３０とからなる抵抗
積分回路１２９の出力であるアナログ信号をＡ／Ｄ変換
する。このＡ／Ｄ変換器１２５の出力は、入力信号であ
るデジタル入力信号１３０とともに、第１の減算器１２
８に入力され、この第１の減算器１２８はこれら信号の
差分を出力する。

【０１２１】このとき、制御回路１２６は、ＳＷ信号を
切換器１２２に送り、切換器１２２のスイッチＣが選択
されるようにする。すなわち、第１の減算器１２８の出
力（差分信号）が選択的にＤ／Ａ変換器１２３に送られ
るようにする。

【０１２２】また、制御回路１２６は、Ｄ／Ａ変換器１
２３にＤ／Ａイネイブルパルス信号を送り、第１の減算
器１２８の出力がＤ／Ａ変換器１２３によりＤ／Ａ変換
されるようにする。

【０１２３】上記の操作を繰り返し、第１の減算器１２
８の差分信号がゼロになるようし、積分回路１２９の出
力を校正する。これにより、デジタル入力信号１３０に
対応した正確なアナログ出力信号１３３が得られる。

【０１２４】また、このような校正を行なった後に、デ
ジタル入力信号１３０が変動しても以下のような補償に
より正確なアナログ出力信号１３３が得られる。ラッチ
回路１２０には一つ前のデジタル入力信号が記憶されて
おり、この一つ前のデジタル入力信号は、現在のデジタ
ル入力信号１３０とともに、第２の減算器１２１に入力
されるようになっている。ここで、ラッチ回路１２０は
イネブル信号１３１により制御される。

【０１２５】第２の減算器１２１は、一つ前のデジタル
入力信号と現在のデジタル入力信号１３０との差分信号
を切換器１２２に送る。このとき、制御回路１２６は、
切換器１２２にＳＷ信号を送り、切換器１２２のスイッ
チＡが選択されるようにする。すなわち、第２の減算器
１２１の出力（差分信号）が選択的にＤ／Ａ変換器１２
３に送られるようにする。

【０１２６】また、制御回路１２６は、Ｄ／Ａ変換器１
２３にＤ／Ａイネイブルパルス信号を送り、第２の減算
器１２１の出力（差分信号）がＤ／Ａ変換器１２３によ
りＤ／Ａ変換されるようにする。

【０１２７】次に制御回路１２６は切換器１２２にＳＷ
信号を送り、切換器１２２のスイッチＢが選択されるよ
うにする。すなわち、ゼロ出力回路１２７のレベルゼロ
の出力（ヌル信号）が選択的にＤ／Ａ変換器１２３に送
られるようにする。なお、このＤ／Ａ変換器１２３にヌ
ル信号を入力する操作は省略することができる。

【０１２８】この後（一定時間後）、制御回路１２６
は、Ｄ／Ａ変換器１２３にＤ／Ａイネイブルパルス信号
を送る。この結果、Ｄ／Ａ変換１２３はＤ／Ａ変換を行
ない、Ｄ／Ａ変換１２３の出力が積分回路１２９に入力
される。

【０１２９】ここで、積分回路１２９の出力電圧は、例
えば、図２４に示すように、Ｄ／Ａイネイブルパルス信
号のパルス幅Ｔに比例して低くなる。そして、Ｄ／Ａ変
換器１２３に次のＤ／Ａイネイブルパルス信号が送られ
ると、図２４に示すように、更に、積分回路１２９の出
力電圧は、パルス幅Ｔに比例して低くなる。このように
して積分回路１２９の補償が行なわれる。

【０１３０】積分回路１２９の出力がパルス幅Ｔに比例
する理由は以下の通りである。すなわち、Ｄ／Ａイネイ
ブルパルス信号の時間間隔Ｔ、減算器１２１の差分信号
をＤＩＦ、Ｄ／Ａ変換器１２３の１ＬＳＢ当たりの電流
をＩ_s 、積分回路１２４の積分前の出力電圧をＶ₀ とす
れば、積分回路１２４の出力電圧Ｖは、 Ｖ＝−ＤＩＦ×Ｉ_s ×Ｔ＋Ｖｏ と表せられる。

【０１３１】したがって、上式から積分回路１２４の出
力電圧Ｖは、パルス幅Ｔに比例することが分かる。この
ようにして、積分回路１２９の出力の補償、換言すれ
ば、積分回路１２４、Ｄ／Ａ変換器１２３等の非直線性
をパルス幅Ｔの大きさを調整することにより補償でき
る。

【０１３２】また、積分回路１２４のドリフト等の長時
間の安定性は、Ａ／Ｄ変換器１２５で補償する。積分回
路１２４の出力の立上がり、立下がりのセットリング時
間はＴとなり、アンダーシューやオーバーシュートなど
の過渡出力は発生しない。また、本実施例でも、Ｄ／Ａ
変換器１２３のグリッチが積分回路１２９に吸収される
ので、グリッチの発生を防止できる。

【０１３３】

【発明の効果】以上詳説したように本発明のパルス増幅
器によれば、パルス増幅器本体の内部容量や容量負荷の
充放電時間を短縮する補正パルス信号を与えているの
で、セットリング時間を短縮できる。また、本発明のＤ
／Ａ変換装置によれば、Ｄ／Ａ変換手段の出力を積分し
て出力信号を生成しているので、グリッチがない出力信
号が得られる。

【図面の簡単な説明】

【図１】理想的なパルス増幅器を示す模式図

【図２】図１のパルス増幅器の入出力関係を示す図

【図３】本発明の第１の実施例に係るパルス増幅器の示
す模式図

【図４】図３のパルス増幅器の入出力関係を示す図

【図５】補正パルス幅と補正パルス振幅との関係を示す
図

【図６】ＯＰアンプが２次遅れ系でポールが２個の場合
のパルス増幅器の入出力関係を示す図

【図７】本発明の第２の実施例に係るパルス増幅器の示
す模式図

【図８】図７のパルス増幅器の入出力関係を示す図

【図９】本発明の第３の実施例に係るパルス増幅器の示
す模式図

【図１０】本発明の第４の実施例に係るパルス増幅器の
示す模式図

【図１１】本発明の第５の実施例に係るパルス増幅器の
示す模式図

【図１２】本発明の第６の実施例に係るパルス増幅器の
示す模式図

【図１３】補正パルス発生器の具体的な構成を示すブロ
ック図

【図１４】補正パルス発生器のタイミングチャート。

【図１５】電圧電流変換器の具体的な構成を示す回路図

【図１６】本発明の第７の実施例に係るパルス増幅器の
示す模式図

【図１７】補正パルス発生器の他の具体的な構成を示す
ブロック図

【図１８】図１７の補正パルス発生器の動作を示すタイ
ミングチャート。

【図１９】ＤＡＣのビット数とセットリング時間との関
係を示す特性図

【図２０】本発明の第７の実施例に係るパルス増幅器の
示す模式図

【図２１】図２０のパルス増幅器のＯＰアンプの出力と
補正パルス発生器の出力との関係を示す図

【図２２】本発明の第８の実施例に係るＤ／Ａ変換装置
のブロック図

【図２３】本発明の第８の実施例に係るＤ／Ａ変換装置
のブロック図

【図２４】図２３のＤ／Ａ変換装置の動作を示すフロー
チャート

【符号の説明】

１…ＤＡＣ ２…インパルス発生器 ３…デジタルデータ ４…イネーブルパルス ５…ＯＰアンプ（パルス増幅器本体） ６，６ａ，６ｂ…補正パルス発生器 ７…階段パルス発生器 ８…階段設定器 ９…ＡＤＣ１０…アナログ遅延器 １１…加算器 １２…補正パルスデータ発生器 １３…イネーブルパルス遅延器 １４…アナログ入力 １５…ラッチＡ １６…ラッチＢ １７…減算器 １８…ラッチＣ １９…振幅データメモリＭａ ２０…遅延データメモリＭｄ ２１…パルス幅データメモリＭｗ ２２…プログラマブル遅延線Ｄｄ ２３…プログラマブル遅延線Ｄｗ ２４…セレクタ ２５…遅延・幅パルス合成ＤＷＣ ２６…補正ＤＡＣ ２７ａ，２７ｂ…電圧電流変換器 ４１〜４４…立ち上がり・立ち下がり検出器 ５１〜５８…ラッチ ６１〜６８…立ち上がり・立ち下がり切換器 ７１〜７７…加算器 ７８…加算データ切換器 ｅ１…ステップ電圧 ｅ２…インパルス電圧 ｅ３…出力電圧 ｅ４…（初めの）補正パルス ｅ５…（２番目の）補正パルス ｅ６…出力電圧 １０８…極性反転回路 １０９…イネイブル信号 １１０…デジタル入力信号 １１１…第１のＡ／Ｄ変換器 １１２…第２のＡ／Ｄ変換器 １１３…アンプ １１４…Ａ／Ｄ変換器 １１５，１１６…遅延回路 １１７…アンプ １１８…増幅回路 １１９…積分回路 Ｃ２０…キャパシタ Ｒ２０，Ｒ２１ａ，Ｒ２１ｂ…抵抗 １２０…ラッチ回路 １２１…第２の演算器 １２２…切換器 １２３…Ｄ／Ａ変換器 １２５…Ａ／Ｄ変換器 １２６…制御回路 １２７…ゼロ出力回路 １２８…第１の演算器 １２９…積分回路 １３０…デジタル入力信号 １３１…イネイブル信号 １３２…校正信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】パルス信号を増幅するパルス増幅器本体
   と、 このパルス増幅器本体のセットリング時間を短縮するた
   めに、前記パルス増幅器本体に入力されるパルス信号に
   重畳するための補正パルス信号を発生する補正パルス発
   生器とを具備してなり、 前記補正パルス信号は、前記パルス増幅器本体に入力さ
   れるパルス信号に対応して、振幅、遅延または極性の少
   なくとも一つが制御されたものであることを特徴とする
   パルス増幅器。
2. 【請求項２】パルス信号を増幅するパルス増幅器本体
   と、 このパルス増幅器本体に入力されるパルス信号の立ち上
   がり又は立ち下がり開始時の振幅から、立ち上がり又は
   立ち下がり終了時までの振幅を、所定の時間間隔で、不
   連続に変化する有限個のレベルに区分し、且つ前記有限
   個のレベルが時系列に見て階段状になるべく、前記パル
   ス信号を波形変換する波形変換器と、 このパルス増幅器本体のセットリング時間を短縮するた
   めに、前記パルス増幅器本体に入力される前記波形変換
   器の出力に重畳するための補正パルス信号を発生する補
   正パルス発生器とを具備してなり、 前記補正パルス信号は、前記パルス増幅器本体に入力さ
   れる前記波形変換器の出力に対応して、振幅、遅延また
   は極性の少なくとも一つが制御されたものであることを
   特徴とするパルス増幅器。
3. 【請求項３】入力信号としてのデジタル信号をＤ／Ａ変
   換する第１のＤ／Ａ変換手段と、 入力されたアナログ信号を積分することにより出力信号
   としてのアナログ信号を出力し、このアナログ信号の極
   性が前記第１のＤ／Ａ変換手段のそれと逆の積分手段
   と、 この積分手段の出力と前記第１のＤ／Ａ変換手段のそれ
   とをアナログ加算するアナログ加算手段と、 このアナログ加算手段の出力をＡ／Ｄ変換するＡ／Ｄ変
   換手段と、 このＡ／Ｄ変換手段の出力をＤ／Ａ変換し、その結果を
   前記積分手段に入力する第２のＤ／Ａ変換手段とを具備
   してなることを特徴とするＤ／Ａ変換装置。
4. 【請求項４】前記Ａ／Ｄ変換手段と前記第２のＤ／Ａ変
   換手段との間に、前記Ａ／Ｄ変換手段の出力の極性を反
   転する反転手段を設けることにより、前記積分手段の出
   力の極性を前記第１のＤ／Ａ変換手段のそれと逆にする
   ことを特徴とする請求項３に記載のＤ／Ａ変換装置。
5. 【請求項５】入力信号としてのデジタル信号をＤ／Ａ変
   換するＤ／Ａ変換手段と、 このＤ／Ａ変換手段の出力を積分することにより出力信
   号としてのアナログ信号を出力する積分手段と、 この積分手段の出力と前記入力信号とに基づいて前記積
   分手段の出力を校正する校正手段と、 前記入力信号の変化に対応して前記積分手段の出力を補
   償する補償手段とを具備してなることを特徴とするＤ／
   Ａ変換装置。
6. 【請求項６】前記校正手段は、前記積分手段の出力をＡ
   ／Ｄ変換するＡ／Ｄ変換手段と、 このＡ／Ｄ変換手段の出力と前記入力信号との差を求
   め、その結果を前記Ｄ／Ａ変換手段に入力する差検出手
   段とからなることを特徴とする請求項５に記載のＤ／Ａ
   変換装置。
7. 【請求項７】前記補償手段は、現入力信号と前入力信号
   との差を求め、その差に対応した分だけ前記積分手段の
   出力を増加または加減するものであることを特徴する請
   求項５に記載のＤ／Ａ変換装置。