JPH07107797B2 - ダイナミツクランダムアクセスメモリ - Google Patents

ダイナミツクランダムアクセスメモリ

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JPH07107797B2
JPH07107797B2 JP62028782A JP2878287A JPH07107797B2 JP H07107797 B2 JPH07107797 B2 JP H07107797B2 JP 62028782 A JP62028782 A JP 62028782A JP 2878287 A JP2878287 A JP 2878287A JP H07107797 B2 JPH07107797 B2 JP H07107797B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミックランダムアクセスメモリ（以下
DRAMと称する）に関し、特に、（1/2）Vccプリチャージ
方式、即ちイコライズ手段によりビット線を（1/2）Vcc
にプリチャージする方式を採用したCMOS DRAMに関する
ものである。
〔従来の技術〕
通常ダイナミツクRAMでは１個のトランジスタと１個の
コンデンサ（1Tr1C）によって構成されるメモリセルが
使用されるが、この場合、メモリセルのコンデンサ容量
に対するビット線の容量の比が小さいほど、データ読出
し時のビット線の電位変化量が大きくなり、センスアン
プに対する入力電位差が大きくなるため、読出し動作が
確実に行われる。
しかし、メモリが大容量化され、集積度が上がるにつ
れ、メモリセルサイズは小さくなるため、メモリセル容
量が小さくなる一方、１本のビット線に接続されるメモ
リセルの数が増加するため、ビット線が長くなり、ビッ
ト線容量は大きくなる傾向にある。このため、メモリセ
ル容量に対するビット線容量の比率が大きくなり、読出
し動作が確実に行われなくなる恐れが生じてきている。
この問題を解決するため、１本のビット線を複数のブロ
ックに分割し、メモリセル容量とビット線容量との比を
小さくする方法が試みられている。
第６図は、例えば国際固体回路会議（ISSCC′85）ダイ
ジェスト・オブ・テクニカル・ペーパーズp.278〜279に
示される従来のDRAMのCMOSセンスアンプ部の構成を示す
図である。この従来のDRAMでは、ビット線は２分割さ
れ、センスアンプを両側の分割ビット線で共用する、所
謂シェアードセンスアンプ構成が採られている。また、
上記文献では、メモリセルのトランジスタがＰチャネル
FETで構成され、共用されるセンスアンプがＰチャネルF
ETで、両端のセンスアンプがＮチャネルFETで構成され
た場合について記載されているが、第６図では説明の簡
単化のため、これらのFETの導電型を逆転した場合につ
いて示しており、動作も多少簡略化して示している。
図において、MCBk1およびMCBk2は各々メモリセルアレイ
ブロックであり、それぞれ紙面の長手方向に相互に平行
に配設された複数の分割ビット線対、これらと直交しか
つ相互に平行に配設された複数のワード線、それぞれが
対応したビット線対のいずれか１つのビット線と対応し
たワード線とに接続され、マトリクス状に配設された複
数のメモリセルを含んでいる。また、複数の分割ビット
線対には複数の電位差増幅手段（センスアンプ）および
複数のイコライズ手段がそれぞれ設けられている。な
お、この第６図では分割ビット線対は１対、ワード線は
１本、メモリセルは１個、電位差増幅手段は各１個、イ
コライズ手段は各１個のみを示している。折返しビット
線（folded bit line）を構成するビット線対は、各々
分割ビット線BLLj,▲▼及びBLRj,▲▼
に分割されている。クロスカップル接続されたFETQj1及
びQj2はＮチャンネルセンスアンプ（電位差増幅手段）N
SAjを構成するFETであり、これはメモリセルアレイブロ
ックMCBk1およびMCBk2で共有されている。同じくクロス
カップル接続されたFETQj5,Qj6及びQj7,Qj8は各々Ｐチ
ャンネルセンスアンプ（電位差増幅手段）PSAjL及びPSA
jRを構成するFETである。FETQj1及びQj2のソースは共通
にFETQNのドレインに接続され、FETQNのゲート及びソー
スは各々Ｎチャンネルセンスアンプ駆動信号SN及び接地
電位VSSに接続されている。FETQj5,Qj6及びQj7,Qj8のソ
ースは各々共通にFETQPL及びQPRのドレインに接続さ
れ、FETQPLのゲート及びソースは各々Ｐチャンネルセン
スアンプ駆動信号SPL及び電源電位VCCに接続され、FETQ
PRのゲート及びソースは各々Ｐチャンネルセンスアンプ
駆動信号SPR及び電源電位VCCに接続されている。
また、ＰチャンネルセンスアンプPSAjLは分割ビット線B
LLj及び▲▼に接続され、Ｐチャンネルセンス
アンプPSAjRは分割ビット線BLRj及び▲▼に接
続されている。分割ビット線BLLj及び▲▼とＮ
チャンネルセンスアンプNSAjとの間にはトランスファゲ
ートFETQj11及びQj12が設けられ、分割ビット線BLRj及
び▲▼とＮチャンネルセンスアンプNSAjとの間
にはトランスファゲートFETQj13及びQj14が設けられて
いる。FETQj11,Qj12及びQj13,Qj14のゲートにはトラン
スファ信号SLおよびSRが接続されている。FETQj9及びQ
j10は各分割ビット線対毎に設けられたイコライズ用FET
であり、各々のゲートにはイコライズ信号EQが接続され
ている。
分割ビット線BLRj及び▲▼はコラムゲートFETQ
j15及びQj16を介してバス線BU及び▲▼に接続され
ており、コラムゲートFETのゲートにはコラム選択信号Y
jが接続されている。分割ビット線にはメモリ容量に応
じて複数のメモリセルが接続されるが、ここでは代表的
に分割ビット線BLLjに接続されたメモリセルMCijのみを
示す。Cij及びQijはメモリセルMCijを構成するコンデン
サ及びFETであり、FETQijのゲートはワード線WLiに接続
されている。また、コンデンサCijの一方の電極はメモ
リセルプレート電位VSGに接続されている。
次に、第６図のCMOSセンスアンプの動作を、メモリセル
MCijのコンデンサCijに記憶された情報“1"を読出す場
合について、動作波形図である第７図を参照しながら説
明する。
第７図に示す外部▲▼信号（以下Ext.▲▼
と称する）の立下りにより、DRAMは活性状態に入る。活
性状態に入ると、Ext.▲▼信号の立下りにより外
部ロウアドレス信号がチップ内部にラッチされる。次
に、イコライズ信号EQ及びトランスファ信号SRが低レベ
ルになり、分割ビット線BLLjと▲▼及びBLRjと
▲▼のイコライズを中止とすると共に、分割ビ
ット線BLRj及び▲▼をＮチャンネルセンスアン
プNSAと分離する。このとき、トランスファ信号SLは高
レベルのまま保たれる。
次に、チップ内部にラッチされたロウアドレスに応じて
選択されたワード線が高レベルになる。第６図ではWLi
が選択されたとする。ワード線WLiが高レベルになるとF
ETQijがオンしてコンデンサCijに蓄えられていた電荷が
分割ビット線BLLjに転送され、分割ビット線BLLjの電位
が、イコライズ時の電位、即ち（Vcc−Vss）/2よりも高
くなる。次に、センスアンプ駆動信号SNを高レベルに
し、SPLを低レベルにすることによりFETQN及びQPLがオ
ンしてＮチャンネルセンスアンプNSAj及びＰチャンネル
センスアンプPSAjLが動作して分割ビット線BLLj及び▲
▼間の電位差が増幅される。
次に、トランスファ信号SRが再び高レベルになり分割ビ
ット線BLLj及び▲▼の電位が分割ビット線BLRj
及び▲▼に伝達される。この結果、分割ビット
線BLRj及び▲▼の電位は各々高レベル及び低レ
ベルに向かう。次に、センスアンプ駆動信号SPRが低レ
ベルになり、FETQPRがオンしてＰチャンネルセンスアン
プPSAjRが動作することにより、分割ビット線BLRjの電
位が更に高レベルになる。次に、コラム選択信号Yjが高
レベルになり分割ビット線BLRj及び▲▼の電位
がバス線BU及び▲▼に伝達されて、メモリセルMCij
のコンデンサCijに記憶されていた情報“1"が読出され
る。
次に、Ext.▲▼信号が高レベルになることにより
DRAMが不活性状態に入ると、選択されていたワード線WL
iが低レベルになり、FETQijがオフする。次に、センス
アンプトリガ信号SNが低レベルになり、SPL及びSPRが高
レベルになる。更に、イコライズ信号EQ及びトランスフ
ァ信号SL及びSRが高レベルになることにより、分割ビッ
ト線BLLjと▲▼及びBLRjと▲▼とがイ
コライズされ各々の電位が平均化されて（Vcc−Vss）/2
レベルとなると同時に、各分割ビット線同志が接続され
る。
〔発明が解決しようとする問題点〕
従来のダイナミックランダムアクセスメモリでは上述の
ように左側のメモリセルアレイブロックのワード線が選
択された場合にはメモリセルの記憶情報はまず分割ビッ
ト線BLLj及び▲▼上に読出され、次にBLRj及び
▲▼に伝達される。一方、従来のCMOS DRAMで
は、左右の分割ビット線対BLLj,▲▼及びBLRj,
▲▼に対するイコライズ信号が、同一の信号EQ
であるため、左右の分割ビット線対間のイコライズが同
時に中止される。この結果、右の分割ビット線対BLRj,
▲▼は前記イコライズ信号EQが低レベルになっ
た後、トランスファ信号SRが再び高レベルになるまでの
間フローティング状態となる。この期間は通常５〜15ns
である。この期間中に左側の分割ビット線対ではセンス
動作が行われる。センス動作中には、分割ビット線対BL
Lj及び▲▼のうち一方（上記例では▲
▼）が接地電位VSSへ放電され、他の一方（上記例ではB
LLj）が電源Vccから充電される。このセンス動作はワー
ド線WLiが接続されたメモリセルにつながる多数の分割
ビット線対で同時に行われるため、接地電位VSS及び電
源電位Vccの電位が変動し、ノイズが発生する。このノ
イズが発生する時刻には右側の分割ビット線対BLRj及び
▲▼は各々フローティング状態にあり、ノイズ
による電位変化を受け易い。
第７図に示すように分割ビット線対BLRj及び▲
▼が、本来動作すべき電位と逆方向のノイズを受けた場
合には、分割ビット線対BLRjの放電及び▲▼の
充電に時間がかかり、センス時間が本来のノイズのない
場合に比べΔｔだけ長くなり、ひいてはアクセス時間の
遅延を招くという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、分割ビット線及び の電位が、該分割ビット線及び のセンス動作開始以前に不平衡になることを防止できる
とともに、ひいては広い動作マージンを有し、かつ高速
なダイナミックRAMを提供することを目的とする。
〔問題点を解決するための手段〕
本発明に係るダイナミックランダムアクセスメモリは、
ビット線対をスイッチング手段により複数の分割ビット
線対に分割し、各分割ビット線対毎にイコライズ用FET
を設けるとともに、各イコライズ用FETのイコライズを
中止するタイミングを分割ビット線対が含まれるメモリ
セルアレイブロック毎に異なるタイミングになるように
構成したものである。
〔作用〕
本発明におけるダイナミックRAMは、各分割ビット線対
のイコライズを中止するタイミングを分割ビット線対が
含まれる各メモリセルアレイブロック毎に異なるタイミ
ングとしたため、センス動作開始前に、上記分割ビット
線対がフローティングになる時間が短くなり、主として
他の分割ビット線のセンス動作によって発生するノイズ
の影響によって分割ビット線対間に電位差が生じること
によるセンス時間の増大を防止できる。
〔実施例〕
以下、本発明の一実施例を図について説明する。第１図
は本発明の一実施例によるDRAMのCMOSセンスアンプの構
成を示す図である。図において、MCBk1およびMCBk2は各
々メモリセルアレイブロックであり、それぞれ紙面の長
手方向に相互に平行に配設された複数の分割ビット線
対、これらと直交しかつ相互に平行に配設された複数の
ワード線、それぞれが対応したビット線対のいずれか１
つのビット線と対応したワード線とに接続され、マトリ
クス状に配設された複数のメモリセルを含んでいる。ま
た、複数の分割ビット線対には複数の電位差増幅手段
（センスアンプ）および複数のイコライズ手段がそれぞ
れ設けられている。なお、この第１図では分割ビット線
対は１対、ワード線は１本、メモリセルは１個、電位差
増幅手段は各１個、イコライズ手段は各１個のみを示し
ている。 折返しビット線（folded bit line）を構成
するビット線対は、トランスファゲートFET（スイッチ
ング手段）Qj11,Qi12及びQj13,Qj14により、分割ビット
線対BLLj,▲▼及びBLRj,▲▼に分割さ
れている。即ち、ここではビット線対が２分割された例
について示している。クロスカップル接続されたFETQj1
及びQj2はＮチャンネルセンスアンプNSAjを構成するFET
であり、同じくクロスカップル接続されたFETQj5,Qj6、
及びQj7,Qj8は各々ＰチャンネルセンスアンプPSAjL及び
PSAjRを構成するFETである。FETQj1及びQj2のソースは
共通にFETQNのドレインに接続され、FETQNのゲート及び
ソースは各々Ｎチャネルセンスアンプ駆動信号SN及び接
地電位VSSに接続されている。FETQj5,Qj6及びQj7,Qj8の
ソースは各々共通にFETQPL及びQPRのドレインに接続さ
れ、FETQPLのゲート及びソースは各々Ｐチャンネルセン
スアンプ駆動信号SPL及び電源電位VCCに接続され、FETQ
PRのゲート及びソースは各々Ｐチャンネルセンスアンプ
駆動信号SPR及び電源電位VCCに接続されている。
また、ＰチャンネルセンスアンプPSAjLは分割ビット線B
LLj及び▲▼に接続され、Ｐチャンネルセンス
アンプPSAjRは分割ビット線対BLRj及び▲▼に
接続されている。分割ビット線BLLj及び▲▼と
ＮチャンネルセンスアンプNSAjとの間にはトランスファ
ゲートFETQj11及びQj12が設けられ、分割ビット線BLRj
及び▲▼とＮチャンネルセンスアンプNSAjとの
間にはトランスファゲートFETQj13及びQj14が設けられ
ている。FETQj11,Qj12及びQj13,Qj14のゲートにはトラ
ンスファ信号SL及びSRが各々接続されている。FETQj9及
びQj10は各分割ビット線対毎に設けられたイコライズ用
FETであり、各々のゲートにはイコライズ信号EQLおよび
EQRを発生するイコライズ信号発生手段（図示せず）が
接続されている。そして、このイコライズ用FETおよび
イコライズ信号発生手段により、それぞれが各メモリセ
ルアレイブロックにおける複数のビット線対に対応して
設けられ、対応したビット線対の電位を同電位にイコラ
イズするためのものであり、選択されたメモリセルアレ
イが存在するメモリセルアレイブロックにおける対応し
たビット線対に対して、電位差増幅手段が電位差増幅を
開始するより前にイコライズを終了させ、選択されたメ
モリセルが存在しないメモリセルアレイブロックにおけ
る対応したビット線対に対して、選択されたメモリセル
が存在するメモリセルアレイブロックにおける対応した
ビット線対のイコライズ期間より長い期間イコライズす
るように、第２図に示すようなタイミングでイコライズ
信号EQLおよびEQRを発生するイコライズ手段が構成され
ている。また、分割ビット線BLRj及び▲▼はコ
ラムゲートFETQj15及びQj16を介してバス線BU及び▲
▼に接続されており、コラムゲートFETのゲートには
コラム選択信号Yjが接続されている。分割ビット線には
メモリ容量に応じて複数のメモリセルが接続されるが、
ここでは代表的に分割ビット線BLLjに接続されたメモリ
セルMCijのみを示す。Cij及びQijはメモリセルMCijを構
成するコンデンサ及びFETであり、FETQijのゲートはワ
ード線WLiに接続されている。また、コンデンサCijの一
方の電極はメモリセルプレート電位VSGに接続されてい
る。
次に、第１図のCMOSセンスアンプの動作を、メモリセル
MCijのコンデンサCijに記憶された情報“1"を読み出す
場合について、動作波形図である第２図を参照しながら
説明する。
第２図に示すExt.▲▼信号の立下りにより、DRAM
は活性状態に入る。活性状態に入ると、Ext.▲▼
信号の立下りにより外部ロウアドレス信号がチップ内部
にラッチされる。次に、イコライズ信号EQL及びトラン
スファ信号SRが低レベルになり、分割ビット線BLLjと▲
▼とのイコライズを中止すると共に分割ビット
線BLRj及び▲▼をＮチャンネルセンスアンプNS
Aと分離する。このとき、トランスファ信号SL及びイコ
ライズ信号EQRは高レベルのまま保たれる。
次に、チップ内部にラッチされたロウアドレスに応じて
選択されたワード線が高レベルになる。第１図ではWLi
が選択されたとする。ワード線WLiが高レベルになるとF
ETQijがオンしてコンデンサCijに蓄えられた電荷が分割
ビット線BLLjに転送され、分割ビット線BLLjの電位が、
イコライズ時の電位，即ち（Vcc−Vss）/2よりも高くな
る。次に、センスアンプ駆動信号SNを高レベルにし、S
PLを低レベルにすることによりFETQN及びQPLがオンして
ＮチャンネルセンスアンプNSAj及びＰチャンネルセンス
アンプPSAjLが動作して分割ビット線BLLj及び▲
▼間の電位差が増幅される。このとき、前述のように
ノイズが発生するが、右側の分割ビット線対BLRj及び▲
▼は第２図に示すように、イコライズされたま
まであるので、電位差は生じない。
次に、イコライズ信号EQRが低レベルになり、分割ビッ
ト線BLRj及び▲▼のイコライズを中止する。更
に、トランスファ信号SRが再び高レベルになり分割ビッ
ト線BLLj及び▲▼の電位が分割ビット線BLRj及
び▲▼に伝達される。この結果、分割ビット線
BLRj及び▲▼の電位は各々高レベル及び低レベ
ルに向かう。次に、センスアンプ駆動信号SPRが低レベ
ルになり、FETQPRがオンしてＰチャンネルセンスアンプ
PSAjRが動作することにより、分割ビット線BLRjの電位
が更に高レベルになる。次に、コラム選択信号Yjが高レ
ベルになり分割ビット線BLRj及び▲▼の電位が
バス線BU及び▲▼に伝達されて、メモリセルMCijの
コンデンサCijに記憶されていた情報“1"が読出され
る。
次に、Ext.▲▼信号が高レベルになることにより
DRAMが不活性状態に入ると、選択されていたワード線WL
iが低レベルになり、FETQijがオフする。次に、センス
アンプトリガ信号SNが低レベルになり、SPL及びSPRが高
レベルになる。更に、イコライズ信号EQL及びEQR,並び
にトランスファ信号SL及びSRが高レベルになることによ
り、分割ビット線BLLjと▲▼及びBLRjと▲
▼がイコライズされ各々の電位が平均化されて（Vc
c−Vss）/2レベルとなると同時に、各分割ビット線同志
が接続される。
なお、上記実施例ではセンスアンプ構成が、Ｎチャンネ
ルセンスアンプを左右の分割ビット線対で共有する、所
謂シェアードセンスアンプ構成をとった場合について説
明したが、第３図に示すように、各メモリセルアレイブ
ロックMCBk3,MCBk4毎に対応してＮチャンネルセンスア
ンプNSAjL,NSAjR及びＰチャンネルセンスアンプPSAjL,P
SAjRを設けてもよい。なおこの場合、スイッチング手段
はトランスファゲートFETQj17及びQj18のみでよい。
第３図の回路の動作をメモリセルMCijに記憶された情報
“1"を読み出す場合について第４図の動作波形図を用い
て簡単に説明する。Ext.▲▼が低レベルになる
と、トランスファ信号TRおよび左側の分割ビット線対を
イコライズしているイコライズ信号EQLが低レベルにな
る。次に、ロウアドレスによって選択されたワード線WL
jが高レベルになる。次に、センスアンプ駆動信号SNL及
びSPLが順次高レベル及び低レベルになり、センスアン
プNSAjL及びPSAjLが順次動作して、分割ビット線BLLjと
▲▼との間の電位差を増幅する。次に、右側の
分割ビット線対をイコライズしているイコライズ信号EQ
Rが低レベルになり、イコライズを中止する。更に、ト
ランスファ信号TRが再び高レベルになり、分割ビット線
BLLj及び▲▼の電位を分割ビット線対BLRj及び
▲▼に伝達する。次に、センスアンプ駆動信号
SNR及びSPRが順次高レベル及び低レベルになり、センス
アンプNSAjR及びPSAjRが順次動作して、分割ビット線BL
Rjと▲▼との電位差を増幅する。次に、コラム
選択信号Yjが高レベルになり、分割ビット線対BLRj及び
▲▼の電位がバス線BU及び▲▼に伝達さ
れ、メモリセルの情報が読み出される。
また、上記実施例ではビット線対が２つの分割ビット線
対に分割された場合について示したが、第５図に示すよ
うに、更に多くに分割し、各々の分割ビット線対毎にイ
コライズ用FETを設け、イコライズを中止するタイミン
グを異なるようにしてもよい。
〔発明の効果〕
以上のように、本発明によれば、分割ビット線対間のイ
コライズを中止するタイミングをメモリセルアレイブロ
ック毎に異なるタイミングとしたので、他のメモリセル
アレイブロックで発生したノイズにより分割ビット線対
間に電位差が発生し、センス時間が長くなることを防ぐ
ことができ、ひいては動作マージンが大きく、高速なダ
イナミックRAMが得られる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例によるダイナミックRAMのセ
ンスアンプ分割ビット線対の構成を示す図、第２図は第
１図の回路の動作を示す波形図、第３図は本発明の他の
実施例によるダイナミックRAMのセンスアンプ部の構成
を示す図、第４図は第３図の回路の動作を示す波形図、
第５図は本発明の異なる他の実施例の構成を示す図、第
６図は従来のダイナミックRAMのセンスアンプ部の構成
を示す図、第７図は第６図の回路の動作を示す波形図で
ある。 図において、MCBk1,MCBk2,MCBk3,MCBk4はメモリセルア
レイブロック、MCijはメモリセル、WLiはワード線、BLL
j,▲▼,BLRj,▲▼は分割ビット線、NS
Aj,NSAjL,NSAjR,NSAj2,NSAj3はＮチャンネルセンスアン
プ、PSAjL,PSAjR,PSAj1,PSAj2,PSAj3はＰチャンネルセ
ンスアンプ、Qj9,Qj10はイコライズ手段、Qj11,Qj12,Q
j13,Qj14,Qj17,Qj18はスイッチング手段、BU,▲▼
はバス線である。 なお図中同一符号は同一又は相当部分を示す。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】相互に並行に配設された複数のビット線対
    と、これら複数のビット線対と交差するように配設さ
    れ、相互に平行に配設された複数のワード線と、それぞ
    れが対応したビット線対のいずれか１つのビット線と対
    応したワード線とに接続され、マトリクス状に配設され
    た複数のメモリセルとをそれぞれが有した複数のメモリ
    セルアレイブロックと、 それぞれがメモリセルアレイブロックにおける複数のビ
    ット線対に対応して設けられ、複数のメモリセルアレイ
    ブロックにおける対応したビット線対同志を電気的に接
    続するための複数のスイッチング手段と、 それぞれがメモリセルアレイブロックにおける複数のビ
    ット線対に対応して設けられ、選択されたメモリセルが
    電気的に接続されたビット線対に現れた電位差を増幅す
    るための複数の電位差増幅手段と、 それぞれが各メモリセルアレイブロックにおける複数の
    ビット線対に対応して設けられ、対応したビット線対の
    電位を同電位にイコライズするためのものであり、選択
    されたメモリセルが存在するメモリセルアレイブロック
    における対応したビット線対に対して、電位差増幅手段
    が電位差増幅を開始するより前にイコライズを終了さ
    せ、選択されたメモリセルが存在しないメモリセルアレ
    イブロックにおける対応したビット線対に対して、選択
    されたメモリセルが存在するメモリセルアレイブロック
    における対応したビット線対のイコライズ期間より長い
    期間イコライズする複数のイコライズ手段とを備えたこ
    とを特徴とするダイナミックランダムアクセスメモリ。
  2. 【請求項２】前記電位差増幅手段は、 ＮチャンネルFETで構成されたセンスアンプとＰチャン
    ネルFETで構成されたセンスアンプとを有していること
    を特徴とする特許請求の範囲第１項記載のダイナミック
    ランダムアクセスメモリ。
  3. 【請求項３】メモリセルアレイブロックにおけるビット
    線対に対応して設けられた電位差増幅手段は各メモリセ
    ルアレイブロック毎に設けられた複数の電位差増幅部を
    有し、各電位差増幅部は第１導電型のFETで構成された
    センスアンプと第２導電型のFETで構成されたセンスア
    ンプとを有していることを特徴とする特許請求の範囲第
    １項記載のダイナミックランダムアクセスメモリ。
  4. 【請求項４】メモリセルアレイブロックにおけるビット
    線対に対応して設けられた電位差増幅手段は２つのメモ
    リセルアレイブロックに共通に設けられた第１導電型の
    FETで構成されたセンスアンプとメモリセルアレイブロ
    ック毎に設けられた第２導電型のFETで構成されたセン
    スアンプとを有していることを特徴とする特許請求の範
    囲第１項記載のダイナミックランダムアクセスメモリ。
  5. 【請求項５】複数のメモリセルアレイブロックのうちの
    １つのメモリセルアレイブロックにおける複数のビット
    線対の一端側に対してバス線が設けられたことを特徴と
    する特許請求の範囲第１項ないし第４項のいずれかに記
    載のダイナミックランダムアクセスメモリ。
  6. 【請求項６】前記イコライズ手段はＮチャンネルFETに
    よって構成されていることを特徴とする特許請求の範囲
    第１項ないし第５項のいずれかに記載のダイナミックラ
    ンダムアクセスメモリ。
  7. 【請求項７】前記スイッチング手段はＮチャンネルFET
    によって構成されていることを特徴とする特許請求の範
    囲第１項ないし第６項のいずれかに記載のダイナミック
    ランダムアクセスメモリ。
  8. 【請求項８】前記各スイッチング手段は、前記電位差増
    幅手段がセンス動作を開始する前から開始後までの期
    間、複数のメモリセルアレイブロックにおける対応した
    ビット線対同志における電気的接続を遮断することを特
    徴とする特許請求の範囲第１項ないし第７項のいずれか
    に記載のダイナミックランダムアクセスメモリ。
  9. 【請求項９】メモリセルアレイブロックにおける対応し
    たビット線対に設けられた電位差増幅手段は２つのメモ
    リセルアレイブロックに共通に設けられた第１導電型の
    FETで構成されたセンスアンプとメモリセルアレイブロ
    ック毎に設けられた複数の第２導電型のFETで構成され
    たセンスアンプとを有し、メモリセルアレイブロックに
    おける複数のビット線対に対応して設けられたスイッチ
    ング手段は、電位差増幅手段における対応した第１導電
    型のFETで構成されたセンスアンプと一方のメモリセル
    アレイブロックにおける対応したビット線対とを電気的
    に接続するためのスイッチング部と電位差増幅手段にお
    ける対応した第１導電型のFETで構成されたセンスアン
    プと他方のメモリセルアレイブロックにおける対応した
    ビット線対とを電気的に接続するためのスイッチング部
    とを有していることを特徴とする特許請求の範囲第１項
    記載のダイナミックランダムアクセスメモリ。
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