JPH07107968B2 - デイジタルリミツタ回路 - Google Patents
デイジタルリミツタ回路Info
- Publication number
- JPH07107968B2 JPH07107968B2 JP61160435A JP16043586A JPH07107968B2 JP H07107968 B2 JPH07107968 B2 JP H07107968B2 JP 61160435 A JP61160435 A JP 61160435A JP 16043586 A JP16043586 A JP 16043586A JP H07107968 B2 JPH07107968 B2 JP H07107968B2
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- JP
- Japan
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- signal
- circuit
- digital data
- digital
- correction
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- Expired - Lifetime
Links
- 238000012935 Averaging Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000005236 sound signal Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はアナログ信号のサンプル値としての一連のデー
タ信号、例えばディジタルオーディオ信号を処理するデ
ィジタル信号処理回路に関するものである。
タ信号、例えばディジタルオーディオ信号を処理するデ
ィジタル信号処理回路に関するものである。
背景技術 本発明の背景技術について第４図を参照しつつ説明す
る。第４図はオーディオ信号等のアナログ信号をディジ
タル化する信号処理回路の概略を示すブロック図であ
り、入力信号はローパスフィルタ（以下LPF）１を経て
サンプルホールド回路２に供給される。サンプルホール
ド回路２はA/D変換回路３から供給される動作信号（図
示せず）に応じて入力信号の瞬時値を保持し、A/D変換
回路３に供給する。A/D変換回路３は図示しない制御回
路から供給される同期信号（図示せず）に応じて上記瞬
時値を所定ビット数のディジタルデータ信号に変換して
出力する。
る。第４図はオーディオ信号等のアナログ信号をディジ
タル化する信号処理回路の概略を示すブロック図であ
り、入力信号はローパスフィルタ（以下LPF）１を経て
サンプルホールド回路２に供給される。サンプルホール
ド回路２はA/D変換回路３から供給される動作信号（図
示せず）に応じて入力信号の瞬時値を保持し、A/D変換
回路３に供給する。A/D変換回路３は図示しない制御回
路から供給される同期信号（図示せず）に応じて上記瞬
時値を所定ビット数のディジタルデータ信号に変換して
出力する。
かかる回路において、第５図の如きA/D変換回路３の最
大変換入力レベルを越える入力信号ｆ（ｔ）が供給され
た場合には、A/D変換回路の３の出力は第６図に示され
るようにA/D変換出力範囲の上限値に保持される。ここ
で、ｔは時間パラメータを表わす。したがって、入力信
号ｆ（ｔ）がディジタル化される際に、そのピーク値近
傍がクリップされるのでアナログ信号に復調すると一種
の歪が生じる不具合がある。
大変換入力レベルを越える入力信号ｆ（ｔ）が供給され
た場合には、A/D変換回路の３の出力は第６図に示され
るようにA/D変換出力範囲の上限値に保持される。ここ
で、ｔは時間パラメータを表わす。したがって、入力信
号ｆ（ｔ）がディジタル化される際に、そのピーク値近
傍がクリップされるのでアナログ信号に復調すると一種
の歪が生じる不具合がある。
発明の概要 よって、本発明の目的とするところは、所定ビット数を
基本データ長とするデータ信号に担わせるサンプル値が
そのデータ信号の表示可能な上限値を越えることによっ
て生ずる歪を抑制し得るディジタルリミッタ回路を提供
することである。
基本データ長とするデータ信号に担わせるサンプル値が
そのデータ信号の表示可能な上限値を越えることによっ
て生ずる歪を抑制し得るディジタルリミッタ回路を提供
することである。
上記目的を達成する為に、本発明のディジタル信号処理
回路においては、一連のサンプル値であるデータ信号の
値が少なくとも２つ連続して上記上限値と等しい場合
に、その上限値を示す初めのデータ信号とその前のデー
タ信号の値との平均値を得て、これを上記上限値を示し
た初めのデータ信号のサンプル値とする構成としてい
る。
回路においては、一連のサンプル値であるデータ信号の
値が少なくとも２つ連続して上記上限値と等しい場合
に、その上限値を示す初めのデータ信号とその前のデー
タ信号の値との平均値を得て、これを上記上限値を示し
た初めのデータ信号のサンプル値とする構成としてい
る。
実施例 以下、本発明のディジタルリミッタ回路の実施例につい
て第１図に示されたブロック回路図を参照しつつ説明す
る。
て第１図に示されたブロック回路図を参照しつつ説明す
る。
第１図において入力信号はLPF1を経てサンプルホールド
回路２に供給される。サンプルホールド回路２はA/D変
換回路３から供給される動作信号（図示せず）に応じて
入力信号の瞬時値を保持しA/D変換回路３に供給する。A
/D変換回路３は、制御回路４から供給される所定周期の
同期信号に応じて、入力信号の瞬時値を所定ビット数の
データ信号に変換してラッチ回路５に供給する。ラッチ
回路５は上記同期信号に応じてA/D変換回路３の出力を
記憶する。そして、記憶されたデータ信号がこのデータ
信号の表示し得る上限値と等しい場合に、上限値を記憶
したことを示す第１飽和信号を制御回路４に供給する。
ラッチ回路５は、例えば通常のレジスタとこのレジスタ
の各桁の値が「１」のとき出力が得られる論理回路とに
よって構成される。ラッチ回路５に記憶されたデータ信
号は、ラッチ回路６に供給される。ラッチ回路６は、ラ
ッチ回路５と同様に構成されており、供給されるデータ
信号を上記同期信号に応じて記憶する。そして、記憶さ
れたデータ信号の上限値に応じて第２飽和信号を発生
し、これを制御回路４に供給する。
回路２に供給される。サンプルホールド回路２はA/D変
換回路３から供給される動作信号（図示せず）に応じて
入力信号の瞬時値を保持しA/D変換回路３に供給する。A
/D変換回路３は、制御回路４から供給される所定周期の
同期信号に応じて、入力信号の瞬時値を所定ビット数の
データ信号に変換してラッチ回路５に供給する。ラッチ
回路５は上記同期信号に応じてA/D変換回路３の出力を
記憶する。そして、記憶されたデータ信号がこのデータ
信号の表示し得る上限値と等しい場合に、上限値を記憶
したことを示す第１飽和信号を制御回路４に供給する。
ラッチ回路５は、例えば通常のレジスタとこのレジスタ
の各桁の値が「１」のとき出力が得られる論理回路とに
よって構成される。ラッチ回路５に記憶されたデータ信
号は、ラッチ回路６に供給される。ラッチ回路６は、ラ
ッチ回路５と同様に構成されており、供給されるデータ
信号を上記同期信号に応じて記憶する。そして、記憶さ
れたデータ信号の上限値に応じて第２飽和信号を発生
し、これを制御回路４に供給する。
ラッチ回路６に記憶されたデータ信号は中継回路７の一
方入力端及び乗算回路８に供給される。乗算回路には所
定乗数（例えば（1/2）が設定されており、供給される
データ信号の値との積を得る。中継回路７は、制御回路
４から供給される補正指令信号に応じて作動する。中継
回路７の出力はラッチ回路９に供給される。ラッチ回路
９は、ラッチ回路５と同様に構成されて、供給されるデ
ータ信号を上記同期信号に応じて記憶し、記憶したデー
タ信号を乗算回路10及び中継回路11の一方入力端に供給
する。乗算回路10には所定乗数（例えば1/2）が設定さ
れており、供給されるデータ信号の値との積を得る。乗
算回路８及び10の出力データは加算回路12に供給されて
加重平均値が得られる。この加重平均値は補正データ信
号として中継回路７及び11の他方入力端に供給される。
方入力端及び乗算回路８に供給される。乗算回路には所
定乗数（例えば（1/2）が設定されており、供給される
データ信号の値との積を得る。中継回路７は、制御回路
４から供給される補正指令信号に応じて作動する。中継
回路７の出力はラッチ回路９に供給される。ラッチ回路
９は、ラッチ回路５と同様に構成されて、供給されるデ
ータ信号を上記同期信号に応じて記憶し、記憶したデー
タ信号を乗算回路10及び中継回路11の一方入力端に供給
する。乗算回路10には所定乗数（例えば1/2）が設定さ
れており、供給されるデータ信号の値との積を得る。乗
算回路８及び10の出力データは加算回路12に供給されて
加重平均値が得られる。この加重平均値は補正データ信
号として中継回路７及び11の他方入力端に供給される。
中継回路７及び11は前述の補正指令信号に応じて作動
し、該補正指令信号が発生しているときは、上記補正デ
ータ信号を中継し、そうでないときは各ラッチ回路から
供給されるデータ信号を中継する。中継回路11の出力デ
ータ信号は、ラッチ回路13に供給される。ラッチ回路13
は、ラッチ回路５と同様に構成されて、供給されるデー
タ信号を上記同期信号に応じて記憶し、かつ記憶された
データ信号を次段（図示せず）に供給する。
し、該補正指令信号が発生しているときは、上記補正デ
ータ信号を中継し、そうでないときは各ラッチ回路から
供給されるデータ信号を中継する。中継回路11の出力デ
ータ信号は、ラッチ回路13に供給される。ラッチ回路13
は、ラッチ回路５と同様に構成されて、供給されるデー
タ信号を上記同期信号に応じて記憶し、かつ記憶された
データ信号を次段（図示せず）に供給する。
制御回路４は、上記同期信号を所定周期で発生する。ま
た、ゲート回路とフリップフロップ回路とによって構成
される論理回路を備えて、前述の第１及び第２飽和信号
が共に存在するとき上記補正指令信号を発生し、第１及
び第２飽和信号が両方存在しなくなると上記補正指令信
号の発生を停止する。なお、制御回路４は、記憶指令手
段及び補正信号発生手段に対応する。ラッチ回路5,6及
び９はそれぞれ第1,2及び第３記憶手段に対応する。乗
算回路８及び10、加算回路12は演算手段に対応する。
た、ゲート回路とフリップフロップ回路とによって構成
される論理回路を備えて、前述の第１及び第２飽和信号
が共に存在するとき上記補正指令信号を発生し、第１及
び第２飽和信号が両方存在しなくなると上記補正指令信
号の発生を停止する。なお、制御回路４は、記憶指令手
段及び補正信号発生手段に対応する。ラッチ回路5,6及
び９はそれぞれ第1,2及び第３記憶手段に対応する。乗
算回路８及び10、加算回路12は演算手段に対応する。
次に、回路の動作について第２及び第６図を参照しつつ
説明する。第６図においては、時刻ｔにおけるA/D変換
回路３のサンプリング出力をＤ（ｔ）として表わしてお
り、第５図の如き入力信号ｆ（ｔ）がA/D変換回路３に
供給されると、Ｄ（t2）,D（t3）及びＤ（t4）において
上限値となる。なお、第５図、第６図及び後述の第３図
において示される波形について、各波形相互間の位相差
を説明の便宜上省略して示している。
説明する。第６図においては、時刻ｔにおけるA/D変換
回路３のサンプリング出力をＤ（ｔ）として表わしてお
り、第５図の如き入力信号ｆ（ｔ）がA/D変換回路３に
供給されると、Ｄ（t2）,D（t3）及びＤ（t4）において
上限値となる。なお、第５図、第６図及び後述の第３図
において示される波形について、各波形相互間の位相差
を説明の便宜上省略して示している。
第６図に示される如き記憶指令信号に同期して得られた
サンプル値が信号処理回路に順次供給されると、時刻T1
においてラッチ回路5,6及び９に記憶されるデータは第
２図の上欄の如くそれぞれ今回値データであるＤ
（t3），前回値データであるＤ（t2）及び前々回値デー
タであるＤ（t1）となる。なお、第２図中上限値には下
線を引いて示している。中継回路７及び11の他入力端に
加重平均値Ｄ′（t2）すなわち｛Ｄ（t1）＋Ｄ（t2）｝
/2が供給されている。ここで、ラッチ５及び６には共に
上限値が供給されているので、次に供給される同期信号
と同時に補正指令信号が発生して中継回路７及び11が加
重平均値をラッチ回路９及び13に供給する。したがっ
て、時刻T2における各ラッチ回路に記憶されたデータ
は、第２図の第２欄に示される如きとなる。以下同様に
して、時刻T3，T4の出力Ｄ′（t3）,D′（t4）を得る。
時刻T4においてラッチ回路５及び６に記憶されたデータ
は共に上限値ではないので、次に供給される同期信号と
同時に上記補正指令信号は消滅し中継回路７及び11はそ
れぞれ前段のラッチ回路の出力データを後段のラッチ回
路に中継する。このように処理されて、順次得られたサ
ンプリング出力データDo（ｔ）は、第３図に示されるよ
うに上限値近傍においてレベル変化が緩やかになり、ク
リップによるノイズ発生が抑制されることになる。
サンプル値が信号処理回路に順次供給されると、時刻T1
においてラッチ回路5,6及び９に記憶されるデータは第
２図の上欄の如くそれぞれ今回値データであるＤ
（t3），前回値データであるＤ（t2）及び前々回値デー
タであるＤ（t1）となる。なお、第２図中上限値には下
線を引いて示している。中継回路７及び11の他入力端に
加重平均値Ｄ′（t2）すなわち｛Ｄ（t1）＋Ｄ（t2）｝
/2が供給されている。ここで、ラッチ５及び６には共に
上限値が供給されているので、次に供給される同期信号
と同時に補正指令信号が発生して中継回路７及び11が加
重平均値をラッチ回路９及び13に供給する。したがっ
て、時刻T2における各ラッチ回路に記憶されたデータ
は、第２図の第２欄に示される如きとなる。以下同様に
して、時刻T3，T4の出力Ｄ′（t3）,D′（t4）を得る。
時刻T4においてラッチ回路５及び６に記憶されたデータ
は共に上限値ではないので、次に供給される同期信号と
同時に上記補正指令信号は消滅し中継回路７及び11はそ
れぞれ前段のラッチ回路の出力データを後段のラッチ回
路に中継する。このように処理されて、順次得られたサ
ンプリング出力データDo（ｔ）は、第３図に示されるよ
うに上限値近傍においてレベル変化が緩やかになり、ク
リップによるノイズ発生が抑制されることになる。
なお、上限値は正の値のみならず負の値をも含むもので
あり、下限値に対しても本発明の構成が用いられる。す
なわち、目的に応じてて上限値もしくは下限値が設定さ
れる。また、A/D変換回路の出力データ処理のみなら
ず、例えば、ディジタルオーディオ信号の信号路に設け
てダイナミックレンジを越えて生ずる歪みを軽減するこ
とが可能となる。かかる場合には、従来のアナログ信号
路に非直線素子を挿入する構成に比して高調波等の副次
的なノイズ成分の発生がなく、音質が向上する利点があ
る。実施例においては、乗算回路の乗数の比率を1/2に
設定しているが、この比率を変えて出力データの変化パ
ターンを変えても良く、各乗算回路に設定される比率を
別々に設定しても良い。また、第１図に示したように、
外部から供給される信号Ａのレベルに応じて制御回路Ａ
を活性化あるいは非活性化する構成として、前述の補正
指令信号の発生を制御することが出来る。
あり、下限値に対しても本発明の構成が用いられる。す
なわち、目的に応じてて上限値もしくは下限値が設定さ
れる。また、A/D変換回路の出力データ処理のみなら
ず、例えば、ディジタルオーディオ信号の信号路に設け
てダイナミックレンジを越えて生ずる歪みを軽減するこ
とが可能となる。かかる場合には、従来のアナログ信号
路に非直線素子を挿入する構成に比して高調波等の副次
的なノイズ成分の発生がなく、音質が向上する利点があ
る。実施例においては、乗算回路の乗数の比率を1/2に
設定しているが、この比率を変えて出力データの変化パ
ターンを変えても良く、各乗算回路に設定される比率を
別々に設定しても良い。また、第１図に示したように、
外部から供給される信号Ａのレベルに応じて制御回路Ａ
を活性化あるいは非活性化する構成として、前述の補正
指令信号の発生を制御することが出来る。
発明の効果 以上説明したように、本発明のディジタル信号処理回路
においては、一連の上限値データに対して、その始めの
部分から徐々に上限値に至らしめるべくその値を変化せ
しめる構成としているので、出力データ信号をアナログ
信号に変換した場合に出力データ信号の上限でのクリッ
プ部分の前縁部が緩やかに変化して歪み成分が減少して
好ましい。
においては、一連の上限値データに対して、その始めの
部分から徐々に上限値に至らしめるべくその値を変化せ
しめる構成としているので、出力データ信号をアナログ
信号に変換した場合に出力データ信号の上限でのクリッ
プ部分の前縁部が緩やかに変化して歪み成分が減少して
好ましい。
第１図は、本発明の実施例を示すブロック回路図、第２
図は、実施例の動作を説明する為の図、第３図は実施例
の出力データを説明する為の図、第４図は、従来例を示
すブロック回路図、第５図及び第６図は、従来例の動作
を説明する為の図である。 主要部分の符号の説明 ３……A/D変換回路 ４……制御回路 5,6,9,13……ラッチ回路 7,11……中継回路 8,10……乗算回路
図は、実施例の動作を説明する為の図、第３図は実施例
の出力データを説明する為の図、第４図は、従来例を示
すブロック回路図、第５図及び第６図は、従来例の動作
を説明する為の図である。 主要部分の符号の説明 ３……A/D変換回路 ４……制御回路 5,6,9,13……ラッチ回路 7,11……中継回路 8,10……乗算回路
Claims (1)
- 【請求項１】所定周期の同期信号に同期して供給される
サンプル値信号からなるディジタル信号の値を制限する
ディジタルリミッタ回路であって、 前記同期信号に同期して記憶指令信号を発生する記憶指
令手段と、 前記記憶指令信号に応じて前記サンプル値信号の今回値
及び前回値を第１及び第２ディジタルデータ信号として
記憶し、前記第１及び第２ディジタルデータ信号の値が
共に上限値と等しい場合に補正指令信号を発生する補正
信号発生手段と、 前記補正指令信号の存在時には補正ディジタルデータ信
号を中継し、前記補正指令信号の不存在時には前記第２
ディジタルデータ信号を中継する第１中継手段と、 前記記憶指令信号に応じて前記第１中継手段から中継さ
れる信号を第３ディジタルデータ信号として記憶する記
憶手段と、 前記第２ディジタルデータ信号及び第３ディジタルデー
タ信号の値を加重平均して得られる信号を前記補正ディ
ジタルデータ信号とする演算手段と、 前記補正指令信号の存在時には、前記補正ディジタルデ
ータ信号を選択し、前記補正指令信号の不存在時には、
前記第３ディジタル信号を選択してディジタルリミッタ
信号として出力する第２中継手段と、 を備えたことを特徴とするディジタルリミッタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160435A JPH07107968B2 (ja) | 1986-07-07 | 1986-07-07 | デイジタルリミツタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160435A JPH07107968B2 (ja) | 1986-07-07 | 1986-07-07 | デイジタルリミツタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315533A JPS6315533A (ja) | 1988-01-22 |
| JPH07107968B2 true JPH07107968B2 (ja) | 1995-11-15 |
Family
ID=15714869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160435A Expired - Lifetime JPH07107968B2 (ja) | 1986-07-07 | 1986-07-07 | デイジタルリミツタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007089029A (ja) * | 2005-09-26 | 2007-04-05 | Nippon Hoso Kyokai <Nhk> | 音響信号圧縮装置および音響信号圧縮プログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2705060B2 (ja) * | 1987-03-09 | 1998-01-26 | ソニー株式会社 | デイジタル信号処理装置 |
-
1986
- 1986-07-07 JP JP61160435A patent/JPH07107968B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007089029A (ja) * | 2005-09-26 | 2007-04-05 | Nippon Hoso Kyokai <Nhk> | 音響信号圧縮装置および音響信号圧縮プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315533A (ja) | 1988-01-22 |
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