JPH07109370B2 - 波形記憶装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、レコーダ、ディジタルオシロスコープ、波形
解析装置等に利用する波形記憶装置に関する。

従来の技術 第３図は、従来の波形記憶装置の構成を示し、この装置
は、特公昭58-47661号公報に記載されている。

第３図において、アナログ信号が入力すると、サンプル
クロック発生器１が発生するサンプルクロックの周期で
アナログディジタル変換器２によりｎビットのディジタ
ルデータに変換され、このディジタルデータは、２つの
ディジタル比較器３により、２つのラッチ４に記録され
た前回までの最大値と最小値と比較される。

ディジタルデータがラッチ４に記録された前回までの最
大値より大きい場合、又は前回までの最小値より小さい
場合、ディジタル比較器３はそれぞれ、その旨を制御ロ
ジック５に通知し、制御ロジック５は、更新すべきラッ
チ４をストローブし（信号MAX、MIN）、新しい最大値又
は最小値をラッチ４に記憶させる。

この動作をサンプルクロック発生器１が発生するサンプ
ルクロックの周期で繰り返し、新たな最大値又は最小値
を検出する毎にラッチ４のデータを更新する。すなわ
ち、ディジタル比較器３とラッチ４がディジタルピーク
検出器を構成し、このディジタルピーク検出器は、サン
プルクロック発生器１が発生するサンプルクロックの周
期で動作する。

記録クロック発生器６は、サンプルクロック発生器１が
発生するサンプルクロックより遅い速度のクロックパル
スを発生することによりアドレスカウンタ７を更新し、
メモリ８は、ラッチ４に記憶された最大値、最小値をア
ドレスカウンタ７が示すアドレスのエリアに記憶する。
記録クロック発生器６はまた、制御ロジック５を更新
し、制御ロジック５は、２つのラッチ４をリセットする
ことにより、新たな最大値、最小値の検出を再開する。

したがって、上記従来例では、最大値、最小値を検出す
る速度より遅い速度で最大値、最小値を記憶するので、
少ない容量のメモリ８により、長い時間の波形データを
記憶することができる。

発明が解決しようとする課題 しかしながら、上記従来の波形記憶装置では、ディジタ
ル比較器３、ラッチ４により構成されるディジタルピー
ク検出器がアナログディジタル変換器２の動作速度、す
なわちサンプルクロック発生器１が発生するサンプルク
ロックと同一の速度で動作しなけれならないので、サン
プルクロックが高速の場合、ディジタル比較器３等が高
価となるという問題点がある。

本発明は上記従来の問題点に鑑み、安価な構成で信号の
最大値と最小値を検出することができる波形記憶装置を
提供することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、ディジタルデータ
を順次取り込み、最大値又は最小値を検出する複数の検
出手段と、この検出手段によりそれぞれ検出された最大
値又は最小値を記憶する手段と、この記憶手段により記
憶された最大値又は最小値により、入力信号の真の最大
値又は最小値を検出する手段を備えたものである。

作用 本発明は上記構成により、最大値又は最小値を検出する
手段の数をｍとすると、この検出手段の動作速度はサン
プリングクロックの周波数の1/mとなり、したがって、
安価な構成で信号の最大値と最小値を検出することがで
きる。

実施例 以下、図面を参照して本発明の実施例を説明する。第１
図は、本発明に係る波形記憶装置の一実施例を示すブロ
ック図、第２図は、第１図の波形記憶装置における主要
信号を示すタイミングチャートである。

第１図において、21は、アナログ信号の入力端子、22
は、第２図（ａ）に示すようなサンプルクロックを発生
するサンプルクロック発生器、23は、第２図（ｂ）に示
すように入力端子21を介して入力するアナログ信号を、
サンプルクロック発生器22からのサンプルクロックの周
期でｎビットのディジタルデータに変換するアナログデ
ィジタル変換器であり、アナログディジタル変換器23か
らのディジタルデータは、ディジタルピーク検出器25〜
27に分配される。

24は、サンプルクロック発生器22からのサンプルクロッ
クにより、ディジタルピーク検出器25〜27、30、記録ク
ロック発生器30を制御する制御ロジックであり、記録ク
ロック発生器30は、後述するようにディジタルピーク検
出器25〜27、30にタイミング信号を発生するとともに、
第２図（ｃ）に示すようにサンプルクロックの周期の整
数倍のクロックパルスを発生することによりアドレスカ
ウンタ28を更新する。

アドレスカウンタ28は、記録クロック発生器30からのク
ロックパルスによりメモリ29のアドレスを発生し、メモ
リ29は、アドレスカウンタ28からのアドレスにより、第
２図（ｄ）（ｅ）に示すようなタイミングでディジタル
ピーク検出器25〜27からのデータを記録し、ディジタル
ピーク検出器30に出力する。

ここで、ディジタルピーク検出器25〜27、30はそれぞ
れ、第３図に示すようなディジタル比較器３とラッチ４
より構成されている。

次に、上記実施例の動作を説明する。

第１図において、アナログディジタル変換器23は、第２
図（ｂ）に示すようなアナログ信号の瞬時値をサンプル
クロックの周期でｎビットのディジタルデータに変換
し、出力する。

制御ロジック24は、サンプルクロック発生器22からのサ
ンプルクロックの３倍の周期のタイミング信号をディジ
タルピーク検出器25〜27に出力し、ディジタルピーク検
出器25〜27は、このタイミング信号の周期で最大値又は
最小値を順次検出し、メモリ29に出力する。

メモリ29は、アドレスカウンタ28からのアドレス、すな
わち第２図（ｃ）（ｅ）に示すように、サンプルクロッ
クの周期の整数倍のタイミングで各ディジタルピーク検
出器25〜27により検出された最大値又は最小値をストア
して順次出力し、ディジタルピーク検出器30は、メモリ
29から順次読み出されたデータの最大値又は最小値を検
出し、表示器等に出力する。

したがって、上記実施例によれば、アナログディジタル
変換器23により変換されたディジタルデータを順次３つ
のディジタルピーク検出器25〜27に分配するので、ディ
ジタルピーク検出器25〜27の動作速度は、アナログディ
ジタル変換器23の動作速度の1/3でよく、したがって、
従来例に比べて安価な回路で構成することができる。

また、上記実施例では、メモリ29は、従来例のメモリ８
の３倍の容量を有するので、最大値又は最小値を検出し
ない場合には３倍の容量のデータをストアすることがで
き、したがって、メモリ29から読み出されたデータの最
大値又は最小値をディジタルピーク検出器30により検出
することにより、信号の最大値又は最小値を圧縮して表
示することができる。

発明の効果 以上説明したように、本発明は、ディジタルデータを順
次取り込み、最大値又は最小値を検出する複数の検出手
段と、この検出手段によりそれぞれ検出された最大値又
は最小値を記憶する手段と、この記憶手段により記憶さ
れた最大値又は最小値により、入力信号の真の最大値又
は最小値を検出する手段を備えたので、最大値又は最小
値を検出する手段の数をｍとすると、この検出手段の動
作速度はサンプリングクロックの周波数の1/mとなり、
したがって、安価な構成で信号の最大値と最小値を検出
することができる。

【図面の簡単な説明】

第１図は、本発明に係る波形記憶装置の一実施例を示す
ブロック図、第２図は、第１図の波形記憶装置における
主要信号を示すタイミングチャート、第３図は、従来の
波形記憶装置を示すブロック図である。 22……サンプルクロック発生器、23……アナログディジ
タル変換器、24……制御ロジック、25〜27,30……ディ
ジタルピーク検出器、28……アドレスカウンタ、29……
メモリ、30……記録クロック発生器。

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力信号をサンプリングしてディジタルデ
   ータに変換するディジタル変換手段と、 前記ディジタル変換手段により変換されたディジタルデ
   ータを順次取り込み、最大値又は最小値を検出する複数
   の検出手段と、 前記検出手段によりそれぞれ検出された最大値又は最小
   値を記憶する手段と、 前記記憶手段により記憶された最大値又は最小値によ
   り、入力信号の真の最大値又は最小値を検出する手段と
   を有する波形記憶装置。
2. 【請求項２】前記記憶手段は、前記ディジタル変換手段
   のサンプリング速度より遅い速度で最大値又は最小値を
   記憶することを特徴とする請求項（１）記載の波形記憶
   装置。