JP2000329793A - デジタル・ピーク検出器並びに最大値及び最小値検出方法 - Google Patents
デジタル・ピーク検出器並びに最大値及び最小値検出方法Info
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- JP2000329793A JP2000329793A JP2000124806A JP2000124806A JP2000329793A JP 2000329793 A JP2000329793 A JP 2000329793A JP 2000124806 A JP2000124806 A JP 2000124806A JP 2000124806 A JP2000124806 A JP 2000124806A JP 2000329793 A JP2000329793 A JP 2000329793A
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- Analogue/Digital Conversion (AREA)
- Measurement Of Radiation (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
Abstract
(57)【要約】
【課題】 デジタル・ピーク検出器において、一層短い
継続期間の事象を取り込めるようにする。 【解決手段】 複数の取り込み手段２６をインターリー
ブできるように配置し、共通の入力信号３０を供給す
る。各取り込みインターバルにわたって、取り込み手段
の各々が最大ピーク値及び最大ピーク値を検出する。マ
イクロプロセッサ２０は、複数の取り込み手段２６が検
出した総ての最小ピーク値を比較して、全体の中の最小
ピーク値を求めると共に、複数の取り込み手段２６が検
出した総ての最大ピーク値を比較して、全体の中の最大
ピーク値を求める。
継続期間の事象を取り込めるようにする。 【解決手段】 複数の取り込み手段２６をインターリー
ブできるように配置し、共通の入力信号３０を供給す
る。各取り込みインターバルにわたって、取り込み手段
の各々が最大ピーク値及び最大ピーク値を検出する。マ
イクロプロセッサ２０は、複数の取り込み手段２６が検
出した総ての最小ピーク値を比較して、全体の中の最小
ピーク値を求めると共に、複数の取り込み手段２６が検
出した総ての最大ピーク値を比較して、全体の中の最大
ピーク値を求める。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、デジタル
・ピーク検出器及び検出方法に関し、特に、オシロスコ
ープなどの測定試験機器に有用なデジタル・ピーク検出
器及びその方法に関する。
・ピーク検出器及び検出方法に関し、特に、オシロスコ
ープなどの測定試験機器に有用なデジタル・ピーク検出
器及びその方法に関する。
【０００２】
【従来の技術】オシロスコープ、デジタル化装置（デジ
タイザ）などの高速デジタル測定試験機器は、インター
リーブされた複数の取り込みパイプ（取り込み手段）を
用いて、これら複数の取り込みパイプがサンプリングし
たサンプルを、単一取り込みチャネルによる入力信号の
デジタル化されたサンプルとして取り込んでいる。な
お、インターリーブとは、複数個の部分に分けて、それ
らの動作周期を少しずつずらして等化的に高速動作を実
現することである。共通のサンプリング・クロック信号
を用いて、各パイプ内の回路を駆動する。各パイプのサ
ンプリング・クロック信号は、他のパイプのサンプリン
グ・クロック信号から遅延されている。各パイプは、入
力信号をサンプリングするトラック・ホールド回路と、
アナログ・サンプルをデジタル化するアナログ・デジタ
ル変換器と、デジタル化されたサンプルをユーザが選択
した取り込みレートでデシメーション（間引き）するデ
マルチプレックサとを具えている。各パイプからのデシ
メーションしたデジタル化取り込みサンプルは、インタ
ーリーブされ、メモリに蓄積されて、表示及び／又は他
の処理がされる。インターリーブされ蓄積されたサンプ
ルは、チャネル取り込みレートを最大にできる。この最
大レートは、サンプル・クロック・レートよりも実際的
にＮ倍だけ早い。なお、Ｎは、取り込みパイプの数であ
る。
タイザ）などの高速デジタル測定試験機器は、インター
リーブされた複数の取り込みパイプ（取り込み手段）を
用いて、これら複数の取り込みパイプがサンプリングし
たサンプルを、単一取り込みチャネルによる入力信号の
デジタル化されたサンプルとして取り込んでいる。な
お、インターリーブとは、複数個の部分に分けて、それ
らの動作周期を少しずつずらして等化的に高速動作を実
現することである。共通のサンプリング・クロック信号
を用いて、各パイプ内の回路を駆動する。各パイプのサ
ンプリング・クロック信号は、他のパイプのサンプリン
グ・クロック信号から遅延されている。各パイプは、入
力信号をサンプリングするトラック・ホールド回路と、
アナログ・サンプルをデジタル化するアナログ・デジタ
ル変換器と、デジタル化されたサンプルをユーザが選択
した取り込みレートでデシメーション（間引き）するデ
マルチプレックサとを具えている。各パイプからのデシ
メーションしたデジタル化取り込みサンプルは、インタ
ーリーブされ、メモリに蓄積されて、表示及び／又は他
の処理がされる。インターリーブされ蓄積されたサンプ
ルは、チャネル取り込みレートを最大にできる。この最
大レートは、サンプル・クロック・レートよりも実際的
にＮ倍だけ早い。なお、Ｎは、取り込みパイプの数であ
る。
【０００３】
【発明が解決しようとする課題】本願出願人のアメリカ
合衆国オレゴン州ビーバートンのテクトロニクス・イン
コーポレイテッドが製造販売しているＴＤＳ７００シリ
ーズ・オシロスコープは、低速取り込み期間中に、規則
的取り込みサンプルの間に生じる高速事象を検出するた
めに、デジタル・ピーク検出取り込みモードを具えてい
る。デジタル・ピーク検出の期間中、取り込みパイプの
１つは、そのパイプの最大サンプリング・レートにてサ
ンプルを取り込み、低速が要求される取り込みレートの
期間にわたって高速サンプルの最小値及び最大値を捕ら
える。各取り込みインターバル（時間間隔）における最
小値及び最大値を、表示用メモリに蓄積する。この方法
は、取り込みパイプのサンプリング・レート以上の継続
時間の事象を捕らえることに限定される。
合衆国オレゴン州ビーバートンのテクトロニクス・イン
コーポレイテッドが製造販売しているＴＤＳ７００シリ
ーズ・オシロスコープは、低速取り込み期間中に、規則
的取り込みサンプルの間に生じる高速事象を検出するた
めに、デジタル・ピーク検出取り込みモードを具えてい
る。デジタル・ピーク検出の期間中、取り込みパイプの
１つは、そのパイプの最大サンプリング・レートにてサ
ンプルを取り込み、低速が要求される取り込みレートの
期間にわたって高速サンプルの最小値及び最大値を捕ら
える。各取り込みインターバル（時間間隔）における最
小値及び最大値を、表示用メモリに蓄積する。この方法
は、取り込みパイプのサンプリング・レート以上の継続
時間の事象を捕らえることに限定される。
【０００４】デジタル・ピーク検出取り込み機能が作用
している期間中に、より短い継続時間の事象を取り込め
る装置及び方法が必要とされている。
している期間中に、より短い継続時間の事象を取り込め
る装置及び方法が必要とされている。
【０００５】したがって、本発明の目的は、一層短い継
続期間の事象を取り込めるデジタル・ピーク検出器並び
に最大値及び最小値検出方法を提供することである。
続期間の事象を取り込めるデジタル・ピーク検出器並び
に最大値及び最小値検出方法を提供することである。
【０００６】
【課題を解決するための手段】本発明は、インターリー
ブされたデジタル・ピーク検出器と、その動作方法に関
するものであり、入力信号を受けるように結合された複
数の取り込みパイプ（取り込み手段）を具えている。各
取り込みパイプは、入力信号及びサンプリング・クロッ
ク信号を受けるアナログ・デジタル変換器を有する。各
パイプに対するサンプリング・クロック信号は、遅延回
路を介して供給され、各取り込みパイプの入力信号のサ
ンプリングを選択的に遅延させる。ピーク検出器は、ア
ナログ・デジタル変換器からの出力を受け、デジタル化
した入力信号の最大値及び最小値を捕らえる。取り込み
回路は、取り込み信号を受けるが、この取り込み信号
は、デシメーション値に応じてサンプリング・クロック
信号をデシメーションして、取り込みクロック信号を発
生し、この取り込みクロック信号によりラッチ回路をト
リガする。このラッチ回路は、ピーク検出器が捕らえた
最大値及び最小値を蓄積する。プログラム制御で動作す
る制御器は、取り込みインターバルにわたって取り込み
パイプの各々からの最大及び最小ピーク検出値を比較し
て、取り込みインターバルにおける複数の取り込みパイ
プの総てに対する最大及び最小ピーク検出値を発生す
る。なお、本明細書において、最大値、最大ピーク値、
最大ピーク検出値は同じ意味であり、最小値、最小ピー
ク値、最小ピーク検出値も同じ意味である。
ブされたデジタル・ピーク検出器と、その動作方法に関
するものであり、入力信号を受けるように結合された複
数の取り込みパイプ（取り込み手段）を具えている。各
取り込みパイプは、入力信号及びサンプリング・クロッ
ク信号を受けるアナログ・デジタル変換器を有する。各
パイプに対するサンプリング・クロック信号は、遅延回
路を介して供給され、各取り込みパイプの入力信号のサ
ンプリングを選択的に遅延させる。ピーク検出器は、ア
ナログ・デジタル変換器からの出力を受け、デジタル化
した入力信号の最大値及び最小値を捕らえる。取り込み
回路は、取り込み信号を受けるが、この取り込み信号
は、デシメーション値に応じてサンプリング・クロック
信号をデシメーションして、取り込みクロック信号を発
生し、この取り込みクロック信号によりラッチ回路をト
リガする。このラッチ回路は、ピーク検出器が捕らえた
最大値及び最小値を蓄積する。プログラム制御で動作す
る制御器は、取り込みインターバルにわたって取り込み
パイプの各々からの最大及び最小ピーク検出値を比較し
て、取り込みインターバルにおける複数の取り込みパイ
プの総てに対する最大及び最小ピーク検出値を発生す
る。なお、本明細書において、最大値、最大ピーク値、
最大ピーク検出値は同じ意味であり、最小値、最小ピー
ク値、最小ピーク検出値も同じ意味である。
【０００７】さらに、本発明は、インターリーブされた
デジタル・ピーク検出器を改善しており、トラック・ホ
ールド回路は、入力信号のアナログ値を捕らえて、アナ
ログ・デジタル変換器に入力する。本発明の好適実施例
においては、取り込み回路は、取り込みメモリを具えて
おり、このメモリは、取り込みインターバルにわたるラ
ッチされた最大及び最小ピーク検出値を蓄積する。この
取り込み回路は、プログラマブル（プログラム可能な）
デシメータ（デシメーション回路）として作用するデマ
ルチプレックサも具えており、このデマルチプレックサ
は、サンプリング信号及びデシメーション値を受けて、
このデシメーション値に応じてサンプリング信号をデシ
メーションすることにより、取り込みクロック信号を発
生する。取り込みクロック信号は、ラッチ回路をトリガ
して、ピーク検出器からの捕らえた最大及び最小値を蓄
積する。
デジタル・ピーク検出器を改善しており、トラック・ホ
ールド回路は、入力信号のアナログ値を捕らえて、アナ
ログ・デジタル変換器に入力する。本発明の好適実施例
においては、取り込み回路は、取り込みメモリを具えて
おり、このメモリは、取り込みインターバルにわたるラ
ッチされた最大及び最小ピーク検出値を蓄積する。この
取り込み回路は、プログラマブル（プログラム可能な）
デシメータ（デシメーション回路）として作用するデマ
ルチプレックサも具えており、このデマルチプレックサ
は、サンプリング信号及びデシメーション値を受けて、
このデシメーション値に応じてサンプリング信号をデシ
メーションすることにより、取り込みクロック信号を発
生する。取り込みクロック信号は、ラッチ回路をトリガ
して、ピーク検出器からの捕らえた最大及び最小値を蓄
積する。
【０００８】インターリーブされたデジタル・ピーク検
出器を用いて最大値及び最小値を検出する方法は、多数
の取り込みパイプ（取り込み手段）を用いて入力信号を
デジタル化するステップを有する。各取り込みパイプ
は、共通サンプリング・クロック信号を受けるアナログ
・デジタル変換器を有する。この共通サンプリング・ク
ロック信号は、各パイプの遅延回路にて調整可能に遅延
される。各取り込みパイプ内のデジタル化された入力信
号の最大及び最小ピーク値を、取り込みインターバルに
わたって捕らえ、蓄積する。取り込みインターバルにわ
たる各取り込みパイプからのデジタル化された入力信号
から捕らえ蓄積した最大及び最小ピーク値を比較して、
取り込みインターバルにわたる全体の最大ピーク値及び
最小ピーク値を発生する。このインターバルにわたる全
体の最大及び最小ピーク値が表示される。デジタル化ス
テップ、ピーク検出ステップ、蓄積ステップ及び比較ス
テップは、その後の取り込みインターバルにわたっても
繰り返されて、表示用の取り込み記録を作る。デジタル
化ステップは、サンプリング・クロック信号の瞬間に入
力信号のアナログ値を捕らえるステップも含んでおり、
アナログ・デジタル変換器によりデジタル化を行う。
出器を用いて最大値及び最小値を検出する方法は、多数
の取り込みパイプ（取り込み手段）を用いて入力信号を
デジタル化するステップを有する。各取り込みパイプ
は、共通サンプリング・クロック信号を受けるアナログ
・デジタル変換器を有する。この共通サンプリング・ク
ロック信号は、各パイプの遅延回路にて調整可能に遅延
される。各取り込みパイプ内のデジタル化された入力信
号の最大及び最小ピーク値を、取り込みインターバルに
わたって捕らえ、蓄積する。取り込みインターバルにわ
たる各取り込みパイプからのデジタル化された入力信号
から捕らえ蓄積した最大及び最小ピーク値を比較して、
取り込みインターバルにわたる全体の最大ピーク値及び
最小ピーク値を発生する。このインターバルにわたる全
体の最大及び最小ピーク値が表示される。デジタル化ス
テップ、ピーク検出ステップ、蓄積ステップ及び比較ス
テップは、その後の取り込みインターバルにわたっても
繰り返されて、表示用の取り込み記録を作る。デジタル
化ステップは、サンプリング・クロック信号の瞬間に入
力信号のアナログ値を捕らえるステップも含んでおり、
アナログ・デジタル変換器によりデジタル化を行う。
【０００９】本発明の目的、利点及び新規な特徴は、添
付図を参照した以下の詳細説明から更に理解できよう。
付図を参照した以下の詳細説明から更に理解できよう。
【００１０】
【発明の実施の形態】以下、本発明の好適実施例を説明
する。なお、同じ素子は、同じ参照符号で示す。なお、
以下の詳細説明において、多くの特定細部は、単に本発
明を理解するためのものである。しかし、これら特定細
部によらなくても、本発明を実施できることが当業者に
は理解できよう。本発明を不明瞭にしないため、他の場
合における既知の方法、手順、部品及び回路について
は、詳細に説明しない。
する。なお、同じ素子は、同じ参照符号で示す。なお、
以下の詳細説明において、多くの特定細部は、単に本発
明を理解するためのものである。しかし、これら特定細
部によらなくても、本発明を実施できることが当業者に
は理解できよう。本発明を不明瞭にしないため、他の場
合における既知の方法、手順、部品及び回路について
は、詳細に説明しない。
【００１１】また、本発明を理解するのに有用な方法に
ついて、多くの個別のステップとして種々の動作につい
ても説明するが、これら動作がその順序通りに行われな
くてもよい。
ついて、多くの個別のステップとして種々の動作につい
ても説明するが、これら動作がその順序通りに行われな
くてもよい。
【００１２】図１は、本発明によるデジタル・ピーク検
出器１０のブロック図である。このデジタル・ピーク検
出器１０は、オシロスコープ、デジタイザなどの測定試
験機機に組み込んでもよい。かかる測定試験器器では、
１個以上の取り込みチャネル１４と、ノブやボタンなど
の多くの制御器を有する正面パネル１６と、陰極線管や
液晶表示器などの表示器１８とを具えている。内部的に
は、ＲＯＭ（リード・オンリ・メモリ）２２に蓄積され
たプログラム命令を実行する１個以上のマイクロプロセ
ッサ（μＰ）２０により、測定試験機器が制御される。
取り込みチャネル１４が取り込んだデータは、ＲＡＭ
（ランダム・アクセス・メモリ）２４に蓄積される。取
り込みチャネル１４は、多数の取り込みパイプ（取り込
み手段）２６を具えており、これらの内の４個である取
り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄを例と
して示す。任意の数の取り込みパイプにより本発明を実
施できるが、好適な数は、２のべき乗（例えば、２、
４、８、１６・・・）である。システム・クロック回路
２８は、１個以上のクロック信号を発生して、デジタル
・ピーク検出器１０を含む測定試験機機内の回路のタイ
ミングを制御する。
出器１０のブロック図である。このデジタル・ピーク検
出器１０は、オシロスコープ、デジタイザなどの測定試
験機機に組み込んでもよい。かかる測定試験器器では、
１個以上の取り込みチャネル１４と、ノブやボタンなど
の多くの制御器を有する正面パネル１６と、陰極線管や
液晶表示器などの表示器１８とを具えている。内部的に
は、ＲＯＭ（リード・オンリ・メモリ）２２に蓄積され
たプログラム命令を実行する１個以上のマイクロプロセ
ッサ（μＰ）２０により、測定試験機器が制御される。
取り込みチャネル１４が取り込んだデータは、ＲＡＭ
（ランダム・アクセス・メモリ）２４に蓄積される。取
り込みチャネル１４は、多数の取り込みパイプ（取り込
み手段）２６を具えており、これらの内の４個である取
り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄを例と
して示す。任意の数の取り込みパイプにより本発明を実
施できるが、好適な数は、２のべき乗（例えば、２、
４、８、１６・・・）である。システム・クロック回路
２８は、１個以上のクロック信号を発生して、デジタル
・ピーク検出器１０を含む測定試験機機内の回路のタイ
ミングを制御する。
【００１３】取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及
び２６Ｄは、アナログ・デジタル（Ａ／Ｄ）変換器４０
Ａ、４０Ｂ、４０Ｃ及び４０Ｄを夫々含んでおり、これ
らアナログ・デジタル変換器は、共通の入力信号３０を
受ける。また、各取り込みパイプは、遅延回路（Ｄａ〜
Ｄｄ）４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄを含んでお
り、これら遅延回路は、共通のサンプリング・クロック
信号と、マイクロプロセッサ２０からの異なる遅延値、
即ち、遅延制御電圧とを受ける。これら遅延回路は、サ
ンプリング・クロック信号をアナログ・デジタル変換器
４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々に供給し、こ
れらアナログ・デジタル変換器は、入力信号を表すデジ
タル値を発生する。これらアナログ・デジタル変換器の
各々からのデジタル値は、夫々のデジタル・ピーク検出
器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給される。こ
れらデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄは、アナログ・デジタル変換器４０Ａ、４０
Ｂ、４０Ｃ及び４０Ｄを駆動するのと同じサンプリング
・クロック信号により駆動されるが、サンプリング・ク
ロック信号は、遅延回路４６Ａ、４６Ｂ、４６Ｃ及び４
６Ｄの伝搬遅延及び変換時間だけ適切に遅延されてい
る。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄは、ピーク最大デジタル値及びピーク最小デジ
タル値を捕らえ、これらの値を取り込み回路４８Ａ、４
８Ｂ、４８Ｃ及び４８Ｄの夫々に供給する。これら取り
込み回路は、取り込みクロック信号を受けて、取り込み
インターバルにわたってピーク最大値及びピーク最小値
をラッチして、これら値を夫々の取り込みメモリに蓄積
する。本発明の好適実施例において、デジタル・ピーク
検出器１０用の取り込みインターバルは、詳細に後述す
る取り込みクロック信号の２サイクルを含んでいる。プ
ログラムで制御されるマイクロプロセッサ２０は、各パ
イプにて捕らえた最大ピーク値及び最小ピーク値の各々
を比較し、総てのパイプにおける最大ピーク値及び最小
ピーク値を、取り込みインターバルにわたる最大ピーク
値及び最小ピーク値として蓄積する。
び２６Ｄは、アナログ・デジタル（Ａ／Ｄ）変換器４０
Ａ、４０Ｂ、４０Ｃ及び４０Ｄを夫々含んでおり、これ
らアナログ・デジタル変換器は、共通の入力信号３０を
受ける。また、各取り込みパイプは、遅延回路（Ｄａ〜
Ｄｄ）４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄを含んでお
り、これら遅延回路は、共通のサンプリング・クロック
信号と、マイクロプロセッサ２０からの異なる遅延値、
即ち、遅延制御電圧とを受ける。これら遅延回路は、サ
ンプリング・クロック信号をアナログ・デジタル変換器
４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々に供給し、こ
れらアナログ・デジタル変換器は、入力信号を表すデジ
タル値を発生する。これらアナログ・デジタル変換器の
各々からのデジタル値は、夫々のデジタル・ピーク検出
器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給される。こ
れらデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄは、アナログ・デジタル変換器４０Ａ、４０
Ｂ、４０Ｃ及び４０Ｄを駆動するのと同じサンプリング
・クロック信号により駆動されるが、サンプリング・ク
ロック信号は、遅延回路４６Ａ、４６Ｂ、４６Ｃ及び４
６Ｄの伝搬遅延及び変換時間だけ適切に遅延されてい
る。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄは、ピーク最大デジタル値及びピーク最小デジ
タル値を捕らえ、これらの値を取り込み回路４８Ａ、４
８Ｂ、４８Ｃ及び４８Ｄの夫々に供給する。これら取り
込み回路は、取り込みクロック信号を受けて、取り込み
インターバルにわたってピーク最大値及びピーク最小値
をラッチして、これら値を夫々の取り込みメモリに蓄積
する。本発明の好適実施例において、デジタル・ピーク
検出器１０用の取り込みインターバルは、詳細に後述す
る取り込みクロック信号の２サイクルを含んでいる。プ
ログラムで制御されるマイクロプロセッサ２０は、各パ
イプにて捕らえた最大ピーク値及び最小ピーク値の各々
を比較し、総てのパイプにおける最大ピーク値及び最小
ピーク値を、取り込みインターバルにわたる最大ピーク
値及び最小ピーク値として蓄積する。
【００１４】マイクロプロセッサ２０からの遅延値、即
ち、遅延制御電圧は、アナログ・デジタル変換器４０
Ａ、４０Ｂ、４０Ｃ及び４０Ｄのサンプリング時間を調
整して、サンプリング・クロック・レートのＮ倍である
実効サンプリング・レートを実現する。なお、Ｎは、取
り込みパイプの数である。例えば、サンプリング・クロ
ック・レートは、１ギガサンプル／秒、即ち、１ナノ秒
である。１ナノ秒のレートを４（取り込みパイプの数）
で除算することにより、実効サンプリング・レートが２
５０ピコ秒になる。各パイプの遅延回路は、前段のパイ
プに対して、各パイプ内の回路を駆動するサンプリング
・クロック信号に２５０ピコ秒の遅延を付加する。各ア
ナログ・デジタル変換器のクロック信号の遅延時間の前
段に対する増分値は、［１／Ｎ］×［サンプリング・ク
ロック周期］であるので、各アナログ・デジタル変換器
は、サンプリング・クロック信号の間の独自の時間部分
を捕捉する。インターリーブにより、４個の取り込みパ
イプからのデジタル・データの実効サンプリング・レー
トは、実際のサンプリング・レートの４倍である。アナ
ログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０
Ｄは、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄの各
々からのクロック信号により決まる特定の時間インター
バルにて、入力信号を表すデジタル値を発生する。
ち、遅延制御電圧は、アナログ・デジタル変換器４０
Ａ、４０Ｂ、４０Ｃ及び４０Ｄのサンプリング時間を調
整して、サンプリング・クロック・レートのＮ倍である
実効サンプリング・レートを実現する。なお、Ｎは、取
り込みパイプの数である。例えば、サンプリング・クロ
ック・レートは、１ギガサンプル／秒、即ち、１ナノ秒
である。１ナノ秒のレートを４（取り込みパイプの数）
で除算することにより、実効サンプリング・レートが２
５０ピコ秒になる。各パイプの遅延回路は、前段のパイ
プに対して、各パイプ内の回路を駆動するサンプリング
・クロック信号に２５０ピコ秒の遅延を付加する。各ア
ナログ・デジタル変換器のクロック信号の遅延時間の前
段に対する増分値は、［１／Ｎ］×［サンプリング・ク
ロック周期］であるので、各アナログ・デジタル変換器
は、サンプリング・クロック信号の間の独自の時間部分
を捕捉する。インターリーブにより、４個の取り込みパ
イプからのデジタル・データの実効サンプリング・レー
トは、実際のサンプリング・レートの４倍である。アナ
ログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０
Ｄは、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄの各
々からのクロック信号により決まる特定の時間インター
バルにて、入力信号を表すデジタル値を発生する。
【００１５】デジタル・ピーク検出器４４Ａ、４４Ｂ、
４４Ｃ及び４４Ｄは、当業者に周知のように、アナログ
・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄか
らの最大デジタル値及び最小デジタル値の両方を捕らえ
る。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄが捕らえた最大及び最小デジタル値は、取り込
み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに供給され
る。これら取り込み回路は、取り込みクロック信号を受
けると、最大及び最小デジタル値をラッチする。取り込
みクロック・レートは、正面パネル制御器１６を用いて
選択されたユーザ定義設定である。取り込みクロック信
号は、多くの方法で発生できるが、図１はその１方法で
ある。システム・クロック回路２８は、マイクロプロセ
ッサ２０からのデシメーション値を受けるプログラマブ
ル・デシメータを含んでもよい。これらデシメーション
値は、正面パネル１６を用いてユーザが定義した取り込
みレート設定から求める。例えば、サンプリング・クロ
ック・レートが１ギガサンプル／秒で、ユーザ定義取り
込みサンプリング・レートが１メガサンプル／秒に設定
される。ユーザ定義取り込みレートによりサンプリング
・クロック・レートを分割して、１０００のデシメーシ
ョン値を求める。取り込みクロック信号を発生する他の
方法は、図７に示すように、取り込み回路の各々にデシ
メータを設けることであるが、この点については、詳細
に後述する。
４４Ｃ及び４４Ｄは、当業者に周知のように、アナログ
・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄか
らの最大デジタル値及び最小デジタル値の両方を捕らえ
る。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及
び４４Ｄが捕らえた最大及び最小デジタル値は、取り込
み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに供給され
る。これら取り込み回路は、取り込みクロック信号を受
けると、最大及び最小デジタル値をラッチする。取り込
みクロック・レートは、正面パネル制御器１６を用いて
選択されたユーザ定義設定である。取り込みクロック信
号は、多くの方法で発生できるが、図１はその１方法で
ある。システム・クロック回路２８は、マイクロプロセ
ッサ２０からのデシメーション値を受けるプログラマブ
ル・デシメータを含んでもよい。これらデシメーション
値は、正面パネル１６を用いてユーザが定義した取り込
みレート設定から求める。例えば、サンプリング・クロ
ック・レートが１ギガサンプル／秒で、ユーザ定義取り
込みサンプリング・レートが１メガサンプル／秒に設定
される。ユーザ定義取り込みレートによりサンプリング
・クロック・レートを分割して、１０００のデシメーシ
ョン値を求める。取り込みクロック信号を発生する他の
方法は、図７に示すように、取り込み回路の各々にデシ
メータを設けることであるが、この点については、詳細
に後述する。
【００１６】最大及び最小のピーク検出値の両方を取り
込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに同時に供
給する。本発明の好適実施例に用いるメモリ・データ・
バスの大きさのために、各値を夫々の取り込みメモリに
ロードするためには、２個の取り込みクロック信号が必
要である。これにより、２取り込みクロック・サイクル
で、デジタル・ピーク検出モード用の取り込みインター
バルができる。異なる取り込みクロック・サイクル毎
に、リセット・ストローブを取り込み回路４８Ａ、４８
Ｂ、４８Ｃ及び４８Ｄの各々からピーク検出器４４Ａ、
４４Ｂ、４４Ｃ及び４４Ｄのリセット端子Ｒに供給す
る。これにより、ピーク検出器は、次の入力デジタル値
を、次の取り込みインターバル用の初期最大及び最小デ
ジタル値として蓄積する。ピーク検出器の捕らえた最大
及び最小デジタル値は、上述の取り込みメモリに蓄積さ
れる。より広いメモリ・バスにより、単一の取り込みク
ロック信号を用いて、捕らえた最大及び最小デジタル値
を蓄積できるので、各取り込みクロックにて取り込みイ
ンターバルが確立することが明らかである。好適実施例
においては、取り込みメモリは、取り込み回路４８Ａ、
４８Ｂ、４８Ｃ及び４８Ｄの一部であるが、これらメモ
リは、測定試験器器のＲＡＭ２４の一部でもよい。
込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに同時に供
給する。本発明の好適実施例に用いるメモリ・データ・
バスの大きさのために、各値を夫々の取り込みメモリに
ロードするためには、２個の取り込みクロック信号が必
要である。これにより、２取り込みクロック・サイクル
で、デジタル・ピーク検出モード用の取り込みインター
バルができる。異なる取り込みクロック・サイクル毎
に、リセット・ストローブを取り込み回路４８Ａ、４８
Ｂ、４８Ｃ及び４８Ｄの各々からピーク検出器４４Ａ、
４４Ｂ、４４Ｃ及び４４Ｄのリセット端子Ｒに供給す
る。これにより、ピーク検出器は、次の入力デジタル値
を、次の取り込みインターバル用の初期最大及び最小デ
ジタル値として蓄積する。ピーク検出器の捕らえた最大
及び最小デジタル値は、上述の取り込みメモリに蓄積さ
れる。より広いメモリ・バスにより、単一の取り込みク
ロック信号を用いて、捕らえた最大及び最小デジタル値
を蓄積できるので、各取り込みクロックにて取り込みイ
ンターバルが確立することが明らかである。好適実施例
においては、取り込みメモリは、取り込み回路４８Ａ、
４８Ｂ、４８Ｃ及び４８Ｄの一部であるが、これらメモ
リは、測定試験器器のＲＡＭ２４の一部でもよい。
【００１７】図２〜図６は、本発明によるインターリー
ブ・デジタル・ピーク検出器１０におけるデジタル・サ
ンプルの取り込み及び処理を示す図である。図２〜図６
の要素で、図１と同じものは、同じ参照符号で示す。こ
れらの図は、多くの取り込みインターバルの１つを示
し、ここでのインターバルは、サンプリング・インター
バルの４倍である。図２は、代表的な入力信号３０を示
す。図３は、取り込みインターバルにおける４個のイン
ターリーブ取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄを用いた入力波形のサンプリング点を示す。図４
は、図１における入力信号３０のデジタル化サンプルを
代表的に示し、これらサンプルの位置は、４個の取り込
みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対
して、図３のサンプリング位置である。図５は、デジタ
ル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの
夫々で捕らえた最小値及び最大値を夫々示す。図６は、
図５の最大値及び最小値の比較結果を示し、この比較に
より、取り込みインターバルにわたって蓄積された最大
及び最小のピーク・デジタル値を発生する。最大ピーク
検出値は、取り込みパイプ２６Ｃのデータから発生さ
れ、最小ピーク検出値は、取り込みパイプ２６Ｄのデー
タから発生される点に留意されたい。
ブ・デジタル・ピーク検出器１０におけるデジタル・サ
ンプルの取り込み及び処理を示す図である。図２〜図６
の要素で、図１と同じものは、同じ参照符号で示す。こ
れらの図は、多くの取り込みインターバルの１つを示
し、ここでのインターバルは、サンプリング・インター
バルの４倍である。図２は、代表的な入力信号３０を示
す。図３は、取り込みインターバルにおける４個のイン
ターリーブ取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄを用いた入力波形のサンプリング点を示す。図４
は、図１における入力信号３０のデジタル化サンプルを
代表的に示し、これらサンプルの位置は、４個の取り込
みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対
して、図３のサンプリング位置である。図５は、デジタ
ル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの
夫々で捕らえた最小値及び最大値を夫々示す。図６は、
図５の最大値及び最小値の比較結果を示し、この比較に
より、取り込みインターバルにわたって蓄積された最大
及び最小のピーク・デジタル値を発生する。最大ピーク
検出値は、取り込みパイプ２６Ｃのデータから発生さ
れ、最小ピーク検出値は、取り込みパイプ２６Ｄのデー
タから発生される点に留意されたい。
【００１８】図７は、本発明によるデジタル・ピーク検
出器１０の他の実施例の詳細なブロック図である。図１
と同じ素子は、同じ参照符号で示す。上述の如く、デジ
タル・ピーク検出器１０は、測定試験機器の一部であ
り、この機器は、多数の取り込みチャネル１４と、正面
パネル１６と、表示器１８と、マイクロプロセッサ（μ
Ｐ）により制御器２０と、関連したＲＯＭ２２及びＲＡ
Ｍ２４と、システム・クロック回路２８とを具えてい
る。取り込みチャネル１４の各々は、多数の取り込みパ
イプ（取り込み手段）２６Ａ、２６Ｂ、２６Ｃ及び２６
Ｄを有している。各取り込みパイプは、アナログ・デジ
タル（Ａ／Ｄ）変換器４０Ａ、４０Ｂ、４０Ｃ及び４０
Ｄと、デジタル遅延回路（Ｄａ〜Ｄｄ）４２Ａ、４２
Ｂ、４２Ｃ及び４２Ｄと、ピーク検出器４４Ａ、４４
Ｂ、４４Ｃ及び４４Ｄとを具えている。本発明の好適実
施例において、トラック・ホールド（Ｔ／Ｈ）回路５０
Ａ、５０Ｂ、５０Ｃ及び５０Ｄの各々は、アナログ・デ
ジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々
に関連している。遅延回路４２Ａ、４２Ｂ、４２Ｃ及び
４２Ｄに供給する遅延値、即ち、遅延制御信号は、マイ
クロプロセッサ２０からのデジタル値を受けるデジタル
・アナログ（Ｄ／Ａ）遅延回路５２が発生する。上述の
如く、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄに供
給された遅延値に応じて、システム・クロック回路２８
からの共通サンプリング・クロック信号の遅延を調整し
て、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄ
の各々に供給して、各パイプのサンプリング時点を他の
パイプに対してある値だけオフセットする。
出器１０の他の実施例の詳細なブロック図である。図１
と同じ素子は、同じ参照符号で示す。上述の如く、デジ
タル・ピーク検出器１０は、測定試験機器の一部であ
り、この機器は、多数の取り込みチャネル１４と、正面
パネル１６と、表示器１８と、マイクロプロセッサ（μ
Ｐ）により制御器２０と、関連したＲＯＭ２２及びＲＡ
Ｍ２４と、システム・クロック回路２８とを具えてい
る。取り込みチャネル１４の各々は、多数の取り込みパ
イプ（取り込み手段）２６Ａ、２６Ｂ、２６Ｃ及び２６
Ｄを有している。各取り込みパイプは、アナログ・デジ
タル（Ａ／Ｄ）変換器４０Ａ、４０Ｂ、４０Ｃ及び４０
Ｄと、デジタル遅延回路（Ｄａ〜Ｄｄ）４２Ａ、４２
Ｂ、４２Ｃ及び４２Ｄと、ピーク検出器４４Ａ、４４
Ｂ、４４Ｃ及び４４Ｄとを具えている。本発明の好適実
施例において、トラック・ホールド（Ｔ／Ｈ）回路５０
Ａ、５０Ｂ、５０Ｃ及び５０Ｄの各々は、アナログ・デ
ジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々
に関連している。遅延回路４２Ａ、４２Ｂ、４２Ｃ及び
４２Ｄに供給する遅延値、即ち、遅延制御信号は、マイ
クロプロセッサ２０からのデジタル値を受けるデジタル
・アナログ（Ｄ／Ａ）遅延回路５２が発生する。上述の
如く、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄに供
給された遅延値に応じて、システム・クロック回路２８
からの共通サンプリング・クロック信号の遅延を調整し
て、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄ
の各々に供給して、各パイプのサンプリング時点を他の
パイプに対してある値だけオフセットする。
【００１９】本発明の好適実施例において、サンプリン
グ・クロック・レートは、２．５ギガサンプル／秒であ
り、各パイプ・サンプル・クロック信号は、４００ピコ
秒でクロックされる。各パイプ・クロック信号の遅延オ
フセットは、前段のパイプに対して１００ピコ秒であ
り、実効サンプリング・レートが１０ギガサンプル／秒
になる。遅延されたサンプリング・クロック信号を、取
り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄのトラ
ック・ホールド回路５４Ａ、５４Ｂ、５４Ｃ及び５４Ｄ
の各々に供給する。これらトラック・ホールド回路は、
遅延されたサンプリング・レートでアナログ入力信号３
０をサンプリングし、サンプリングしたアナログ信号を
アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び
４０Ｄの各々に供給する。本発明の好適実施例におい
て、遅延要素５６Ａ、５６Ｂ、５６Ｃ及び５６Ｄで代表
的に示す適切なタイミング遅延要素を用いて、取り込み
パイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対す
るサンプル・クロック信号をパイプの他の回路要素に供
給する。アナログ・デジタル変換器４０Ａ、４０Ｂ、４
０Ｃ及び４０Ｄは、サンプリングしたアナログ信号をデ
ジタル値に変換し、これら値をデジタル・ピーク検出器
４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給する。デジタ
ル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄ
は、取り込みインターバルにわたる最大及び最小ピーク
・デジタル値を捕らえ、これら捕らえたピーク値をプロ
グラマブル・デシメータ５８Ａ、５８Ｂ、５８Ｃ及び５
８Ｄの各々に供給する。
グ・クロック・レートは、２．５ギガサンプル／秒であ
り、各パイプ・サンプル・クロック信号は、４００ピコ
秒でクロックされる。各パイプ・クロック信号の遅延オ
フセットは、前段のパイプに対して１００ピコ秒であ
り、実効サンプリング・レートが１０ギガサンプル／秒
になる。遅延されたサンプリング・クロック信号を、取
り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄのトラ
ック・ホールド回路５４Ａ、５４Ｂ、５４Ｃ及び５４Ｄ
の各々に供給する。これらトラック・ホールド回路は、
遅延されたサンプリング・レートでアナログ入力信号３
０をサンプリングし、サンプリングしたアナログ信号を
アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び
４０Ｄの各々に供給する。本発明の好適実施例におい
て、遅延要素５６Ａ、５６Ｂ、５６Ｃ及び５６Ｄで代表
的に示す適切なタイミング遅延要素を用いて、取り込み
パイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対す
るサンプル・クロック信号をパイプの他の回路要素に供
給する。アナログ・デジタル変換器４０Ａ、４０Ｂ、４
０Ｃ及び４０Ｄは、サンプリングしたアナログ信号をデ
ジタル値に変換し、これら値をデジタル・ピーク検出器
４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給する。デジタ
ル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄ
は、取り込みインターバルにわたる最大及び最小ピーク
・デジタル値を捕らえ、これら捕らえたピーク値をプロ
グラマブル・デシメータ５８Ａ、５８Ｂ、５８Ｃ及び５
８Ｄの各々に供給する。
【００２０】プログラマブル・デシメータ５８Ａ、５８
Ｂ、５８Ｃ及び５８Ｄの各々は、プログラマブル・デシ
メータ回路を含んでいる。このプログラマブル・デシメ
ータ回路は、システム・クロック回路２８、より好まし
くは、各パイプ内で別の回路を駆動する同じタイミング
・チェーンから同じクロック信号を受る。マイクロプロ
セッサ２０からのデシメーション値は、正面パネル１６
からのユーザ定義取り込みクロック・レートに応答し
て、デシメータに供給される。デシメーションされたサ
ンプリング・クロック信号は、取り込みクロック信号を
発生し、この取り込みクロック信号が、捕らえた最小及
び最大デジタル・ピーク値をデシメータ内の蓄積ラッチ
にラッチする。また、この取り込みクロック信号を用い
て、捕らえた最大及び最小デジタル・ピーク値を取り込
みメモリ６０Ａ、６０Ｂ、６０Ｃ及び６０Ｄの各々にラ
ッチする。したがって、捕らえた最大及び最小デジタル
・ピーク検出値の両方を取り込みメモリ６０Ａ、６０
Ｂ、６０Ｃ及び６０Ｃにロードするのに、２個の取り込
みクロック信号が必要である。これは、異なる取り込み
クロック信号毎に、リセット用ストローブをデジタル・
ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄのリセ
ット端子Ｒに送って、次のデジタル値を、デジタル・ピ
ーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの新たな
取り込みインターバル期間中の初期最大及び最小ピーク
値として設定することが必要となる。本発明の好適実施
例の場合、取り込みメモリ６０Ａ、６０Ｂ、６０Ｃ及び
６０Ｄは、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄの各々に関連し、測定試験機器用ＲＡＭメモリ２
４の一部とは関係しない。
Ｂ、５８Ｃ及び５８Ｄの各々は、プログラマブル・デシ
メータ回路を含んでいる。このプログラマブル・デシメ
ータ回路は、システム・クロック回路２８、より好まし
くは、各パイプ内で別の回路を駆動する同じタイミング
・チェーンから同じクロック信号を受る。マイクロプロ
セッサ２０からのデシメーション値は、正面パネル１６
からのユーザ定義取り込みクロック・レートに応答し
て、デシメータに供給される。デシメーションされたサ
ンプリング・クロック信号は、取り込みクロック信号を
発生し、この取り込みクロック信号が、捕らえた最小及
び最大デジタル・ピーク値をデシメータ内の蓄積ラッチ
にラッチする。また、この取り込みクロック信号を用い
て、捕らえた最大及び最小デジタル・ピーク値を取り込
みメモリ６０Ａ、６０Ｂ、６０Ｃ及び６０Ｄの各々にラ
ッチする。したがって、捕らえた最大及び最小デジタル
・ピーク検出値の両方を取り込みメモリ６０Ａ、６０
Ｂ、６０Ｃ及び６０Ｃにロードするのに、２個の取り込
みクロック信号が必要である。これは、異なる取り込み
クロック信号毎に、リセット用ストローブをデジタル・
ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄのリセ
ット端子Ｒに送って、次のデジタル値を、デジタル・ピ
ーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの新たな
取り込みインターバル期間中の初期最大及び最小ピーク
値として設定することが必要となる。本発明の好適実施
例の場合、取り込みメモリ６０Ａ、６０Ｂ、６０Ｃ及び
６０Ｄは、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄの各々に関連し、測定試験機器用ＲＡＭメモリ２
４の一部とは関係しない。
【００２１】各パイプの捕らえた最大及び最小デジタル
・ピーク値は、マイクロプロセッサ２０に供給される。
ここでは、プログラム制御の下に、取り込みインターバ
ルにわたる取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄの最大及び最小デジタル・ピーク値が比較され
て、これらの中の最大のデジタル値及び最小のデジタル
値が取り込みインターバルにわたる最大デジタル・ピー
ク値及び最小デジタル・ピーク値として蓄積される。こ
れら蓄積された値は、更に処理されて、表示器１８によ
り表示される。
・ピーク値は、マイクロプロセッサ２０に供給される。
ここでは、プログラム制御の下に、取り込みインターバ
ルにわたる取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び
２６Ｄの最大及び最小デジタル・ピーク値が比較され
て、これらの中の最大のデジタル値及び最小のデジタル
値が取り込みインターバルにわたる最大デジタル・ピー
ク値及び最小デジタル・ピーク値として蓄積される。こ
れら蓄積された値は、更に処理されて、表示器１８によ
り表示される。
【００２２】多数の取り込みパイプを用いて、入力信号
を表すデジタル値を取り込むデジタル・ピーク検出器１
０について上述した。各取り込みパイプは、各パイプ毎
に遅延された共通サンプリング信号を受けるので、サン
プリング・クロック・レートよりも早い実効レートでサ
ンプルを取り込める。各パイプは、夫々のオフセット・
サンプリング・レートでデジタル値を発生し、取り込み
インターバルにわたるピーク最大及び最小デジタル値を
捕らえる。取り込みインターバルは、同じサンプリング
・クロック信号から得た２個の取り込みクロック・パル
スと、ユーザ定義の取り込みレートから得たデシメーシ
ョン値とを用いる。プログラム制御の下で動作するマイ
クロプロセッサを用いて、各パイプ毎に、捕らえた最大
及び最小デジタル・ピーク値が比較され、各取り込みイ
ンターバル期間中の最大及び最小デジタル・ピーク検出
値を発生する。
を表すデジタル値を取り込むデジタル・ピーク検出器１
０について上述した。各取り込みパイプは、各パイプ毎
に遅延された共通サンプリング信号を受けるので、サン
プリング・クロック・レートよりも早い実効レートでサ
ンプルを取り込める。各パイプは、夫々のオフセット・
サンプリング・レートでデジタル値を発生し、取り込み
インターバルにわたるピーク最大及び最小デジタル値を
捕らえる。取り込みインターバルは、同じサンプリング
・クロック信号から得た２個の取り込みクロック・パル
スと、ユーザ定義の取り込みレートから得たデシメーシ
ョン値とを用いる。プログラム制御の下で動作するマイ
クロプロセッサを用いて、各パイプ毎に、捕らえた最大
及び最小デジタル・ピーク値が比較され、各取り込みイ
ンターバル期間中の最大及び最小デジタル・ピーク検出
値を発生する。
【００２３】よって、本発明によるインターリーブされ
たデジタル・ピーク検出器及び方法について上述した。
当業者には、上述の説明に対して、本発明に多くの変更
変形を施すことができようが、図示し、上述した特定実
施例は、本発明を限定するためのものではない。例え
ば、プログラマブル・デシメータ及びラッチを有する取
り込み回路は、デマルチプレックサとして実施できる。
さらに、上述では、特定のサンプリング・レート及び取
り込みレートで適切に動作するために、取り込みチャネ
ルが４個の取り込みチャネルを具えていた。付加的なパ
イプを追加することにより、異なるサンプリング・クロ
ック・レート及び取り込みレートにより、インターリー
ブされたデジタル・ピーク検出器を動作させ、好適実施
例で説明したのと同じデジタル・ピーク検出値を発生さ
せることが可能である。よって、上述の特定実施例は、
その実施例そのものに本発明を限定するものではない。
たデジタル・ピーク検出器及び方法について上述した。
当業者には、上述の説明に対して、本発明に多くの変更
変形を施すことができようが、図示し、上述した特定実
施例は、本発明を限定するためのものではない。例え
ば、プログラマブル・デシメータ及びラッチを有する取
り込み回路は、デマルチプレックサとして実施できる。
さらに、上述では、特定のサンプリング・レート及び取
り込みレートで適切に動作するために、取り込みチャネ
ルが４個の取り込みチャネルを具えていた。付加的なパ
イプを追加することにより、異なるサンプリング・クロ
ック・レート及び取り込みレートにより、インターリー
ブされたデジタル・ピーク検出器を動作させ、好適実施
例で説明したのと同じデジタル・ピーク検出値を発生さ
せることが可能である。よって、上述の特定実施例は、
その実施例そのものに本発明を限定するものではない。
【００２４】
【発明の効果】上述の如く本発明によれば、インターリ
ーブした複数の取り込みパイプ（取り込み手段）毎に、
各取り込みインターバルにおける最大値及び最小値を求
め、さらに、複数の取り込みパイプの全体に対する最大
値及び最小値を求めるので、一層短い継続期間の事象も
含めて、最大値及び最小値を取り込める。
ーブした複数の取り込みパイプ（取り込み手段）毎に、
各取り込みインターバルにおける最大値及び最小値を求
め、さらに、複数の取り込みパイプの全体に対する最大
値及び最小値を求めるので、一層短い継続期間の事象も
含めて、最大値及び最小値を取り込める。
【図１】本発明によるデジタル・ピーク検出器の好適実
施例のブロック図である。
施例のブロック図である。
【図２】本発明によるデジタル・ピーク検出器に供給さ
れるアナログ入力波形の波形図である。
れるアナログ入力波形の波形図である。
【図３】本発明によるデジタル・ピーク検出器を用い
て、入力波形をサンプリングする際のサンプル点を示す
図である。
て、入力波形をサンプリングする際のサンプル点を示す
図である。
【図４】本発明によるデジタル・ピーク検出器を用いて
取り込んだデジタル・サンプルを示す図である。
取り込んだデジタル・サンプルを示す図である。
【図５】本発明によるデジタル・ピーク検出器における
デジタル・ピーク検出器でのデジタル・サンプルの検出
を示す図である
デジタル・ピーク検出器でのデジタル・サンプルの検出
を示す図である
【図６】本発明によるデジタル・ピーク検出器からの蓄
積された最大デジタル・サンプル及び最小デジタル・サ
ンプルを示す図である。
積された最大デジタル・サンプル及び最小デジタル・サ
ンプルを示す図である。
【図７】本発明によるデジタル・ピーク検出器の他の好
適実施例の詳細なブロック図である。
適実施例の詳細なブロック図である。
【符号の説明】 １０ デジタル・ピーク検出器 １４ 取り込みチャネル １６ 正面パネル １８ 表示器 ２０ マイクロプロセッサ ２２ ＲＯＭ ２４ ＲＡＭ ２６ 取り込み手段 ２８ システム・クロック回路 ４２ 遅延回路 ４４ デジタル・データ・ピーク検出器 ４６ 遅延回路 ４８ 取り込み回路
Claims (3)
- 【請求項１】 インターリーブされたデジタル・ピーク
検出器であって、 入力信号を受けるように結合された複数の取り込み手段
と、 各取り込みインターバルにおいて上記取り込み手段の各
々から求めた最大値及び最小値を比較して、上記取り込
みインターバルにおける上記複数の取り込み手段全体の
最大値及び最小値を発生する手段とを具え、 上記取り込み手段の各々は、 上記入力信号及びサンプリング・クロック信号を受け
て、上記入力信号をデジタル化するアナログ・デジタル
変換器と、 該アナログ・デジタル変換器からの出力を受け、上記デ
ジタル化された入力信号の最大値及び最小値を捕らえる
ピーク検出器と、 デシメーション値に応じて上記サンプリング・クロック
信号をデシメーションして得た取り込みクロック信号を
受け、上記ピーク検出器が捕らえた上記最大値及び上記
最小値を蓄積するラッチ回路をトリガする取り込み回路
とを有し、 上記取り込み手段の各々の上記サンプリング・クロック
信号が遅延回路を介して供給され、上記取り込み手段の
各々による上記入力信号のサンプリングを選択的に遅延
させることを特徴とするデジタル・ピーク検出器。 - 【請求項２】 インターリーブされたデジタル・ピーク
検出器であって、 入力信号を受けるように結合された複数の取り込み手段
と、 各取り込みインターバルにおいて上記取り込み手段の各
々からの最大値及び最小値を比較して、上記取り込みイ
ンターバルにおける上記複数の取り込み手段全体の最大
値及び最小値を発生する手段とを具え、 上記取り込み手段の各々は、 上記入力信号及びサンプリング・クロック信号を受け
て、上記入力信号をデジタル化するアナログ・デジタル
変換器と、 該アナログ・デジタル変換器からの出力を受け、上記デ
ジタル化された入力信号の最大値及び最小値を捕らえる
ピーク検出器と、 サンプリング・クロック信号及びデシメーション値を受
け、上記ピーク検出器が捕らえた上記最大値及び上記最
小値を蓄積するラッチ回路をトリガするために、上記デ
シメーション値に応じて上記サンプリング・クロック信
号をデシメーションして取り込みクロック信号を発生す
るプログラマブル・デシメータと、 ２個の取り込みクロック信号の取り込みインターバルに
わたる上記最大値及び上記最小値を蓄積する取り込みメ
モリとを有し、 上記取り込み手段の各々の上記サンプリング・クロック
信号が遅延回路を介して供給され、上記取り込み手段の
各々による上記入力信号のサンプリングを選択的に遅延
させることを特徴とするデジタル・ピーク検出器。 - 【請求項３】 取り込みシステムにおいて、最大値及び
最小値を検出する方法であって、 遅延回路により遅延調整された共通サンプリング・クロ
ック信号を受けるアナログ・デジタル変換器を夫々有す
る複数の取り込み手段を用いて入力信号をデジタル化
し、 デジタル化された入力信号の最大値及び最小値を各取り
込みインターバルにわたって上記取り込み手段の各々に
よって捕らえ、 上記取り込みインターバルにわたって、上記デジタル化
され、捕らえた入力信号の最大値及び最小値を上記取り
込み手段の各々により蓄積し、 上記取り込み手段の各々からの上記デジタル化された入
力信号の上記最大値及び上記最小値を比較し、上記取り
込みインターバルにおける上記複数の取り込み手段全体
に対する最小値及び最大値を発生させることを特徴とす
る最大値及び最小値検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/302016 | 1999-04-29 | ||
| US09/302,016 US6121799A (en) | 1999-04-29 | 1999-04-29 | Interleaved digital peak detector |
Publications (2)
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