JPH07109703B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07109703B2 JPH07109703B2 JP1296464A JP29646489A JPH07109703B2 JP H07109703 B2 JPH07109703 B2 JP H07109703B2 JP 1296464 A JP1296464 A JP 1296464A JP 29646489 A JP29646489 A JP 29646489A JP H07109703 B2 JPH07109703 B2 JP H07109703B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ装置に関し、特に、高速でのデー
タの書き換えを必要とする画像データ用のメモリとして
用いて好適な半導体メモリ装置に関する。
タの書き換えを必要とする画像データ用のメモリとして
用いて好適な半導体メモリ装置に関する。
（従来の技術） 第４図は、従来の半導体メモリ装置の概略構成図であ
る。この第４図からわかるように、この半導体メモリ装
置は、アドレスANC−A(M-1)Cが入力される１つのカラム
デコーダCD2が（＝2M-N）個のカラムデコーダCD1,CD1,
…のうちの１つを選択する。アドレスA0C〜A(N-1)Cが入
力される各カラムデコーダCD1は2N個のカラムブロック
のうちの１つを選択する。各カラムブロックはＲ個のカ
ラムを有し、Ｒ個のデータが同時に入出力可能となって
おり、いわゆる×Ｒビット、2Nカラム仕様、つまり、カ
ラムがＲ個のカラムブロックが2N個ある仕様となってい
る。第４図には、主として、１つのカラムブロックを示
している。各カラムブロックは以下のように構成されて
いる。即ち、各カラムブロックにおいて、メモリセル
は、Ｒ対のビット線BL0,BL1,BL2,…、NBL0,NBL1,NBL2,
…、並びにｎ本のワード線WLnに接続されるｎ個のＮチ
ャンネルMOSトランジスタQ0,Q1,Q2,…と、それらのトラ
ンジスタに接続されたｎ個のＮチャンネルMOSキャパシ
タC0,C1,C2,…とによって構成されている。そして、Ｒ
対のビット線BL0,BL1,BL2,…、NBL0,NBL1,NBL2,…はＲ
個のセンス増幅器SA0,SA1,SA2,…に接続されている。Ｒ
個のセンス増幅器SA0,SA1,SA2,…はＲ対のＮチャンネル
MOSトランジスタQp0,Qp1,Qp2,…、Qn0,Qn1,Qn2,…を介
してＲ対の入力線IO0,IO1,IO2,…、NIO0,NIO1,NIO2,…
に接続されている。Ｒ対の入力線IO0,IO1,IO2,…、NIO
0,NIO1,NIO2,…はＲ個の入力ドライバID0,ID1,ID2,…に
接続され、それらのドライバからｎ個のデータD0,D1,D
2,…が入力される。一方、Ｒ対のトランジスタ、即ち例
えばトランジスタQp0とQn0のゲート、Qp1とQn1のゲー
ト、Qp2とQn2のゲート、Qp3とQn3のゲート、Qp4とQn4の
ゲート等には、それぞれ並列に制御用カラムデコーダCD
1が接続されている。即ち、デコーダCD1からの出力によ
ってＲ個のカラムが同時に選択される。
る。この第４図からわかるように、この半導体メモリ装
置は、アドレスANC−A(M-1)Cが入力される１つのカラム
デコーダCD2が（＝2M-N）個のカラムデコーダCD1,CD1,
…のうちの１つを選択する。アドレスA0C〜A(N-1)Cが入
力される各カラムデコーダCD1は2N個のカラムブロック
のうちの１つを選択する。各カラムブロックはＲ個のカ
ラムを有し、Ｒ個のデータが同時に入出力可能となって
おり、いわゆる×Ｒビット、2Nカラム仕様、つまり、カ
ラムがＲ個のカラムブロックが2N個ある仕様となってい
る。第４図には、主として、１つのカラムブロックを示
している。各カラムブロックは以下のように構成されて
いる。即ち、各カラムブロックにおいて、メモリセル
は、Ｒ対のビット線BL0,BL1,BL2,…、NBL0,NBL1,NBL2,
…、並びにｎ本のワード線WLnに接続されるｎ個のＮチ
ャンネルMOSトランジスタQ0,Q1,Q2,…と、それらのトラ
ンジスタに接続されたｎ個のＮチャンネルMOSキャパシ
タC0,C1,C2,…とによって構成されている。そして、Ｒ
対のビット線BL0,BL1,BL2,…、NBL0,NBL1,NBL2,…はＲ
個のセンス増幅器SA0,SA1,SA2,…に接続されている。Ｒ
個のセンス増幅器SA0,SA1,SA2,…はＲ対のＮチャンネル
MOSトランジスタQp0,Qp1,Qp2,…、Qn0,Qn1,Qn2,…を介
してＲ対の入力線IO0,IO1,IO2,…、NIO0,NIO1,NIO2,…
に接続されている。Ｒ対の入力線IO0,IO1,IO2,…、NIO
0,NIO1,NIO2,…はＲ個の入力ドライバID0,ID1,ID2,…に
接続され、それらのドライバからｎ個のデータD0,D1,D
2,…が入力される。一方、Ｒ対のトランジスタ、即ち例
えばトランジスタQp0とQn0のゲート、Qp1とQn1のゲー
ト、Qp2とQn2のゲート、Qp3とQn3のゲート、Qp4とQn4の
ゲート等には、それぞれ並列に制御用カラムデコーダCD
1が接続されている。即ち、デコーダCD1からの出力によ
ってＲ個のカラムが同時に選択される。
WI00,WI01,WI02,…は入出力ピンである。
上記装置において、メモリセルへのデータの書き込みは
次のようにして行われる。即ち、Ｒ個の入力ドライバID
0,ID1,ID2,…にＲ個のデータD0,D1,D2,…を与え、カラ
ムデコーダCD1にカラムアドレスA0C〜A(N-1)Cを与え、
カラムデコーダCD2にカラムアドレスANC−A(M-1)Cを与
える。これにより、カラムデコーダCD2はＰ個のカラム
デコーダCD1のうちの１つを選択し、選択されたカラム
デコーダCD1は2N個のカラムブロックのうちの１つを選
択する。つまり、ある１つのカラムブロックにおけるＲ
個のカラムを選択する。これにより、１回のアクセスに
よりＲ個のカラムにＲ個のデータD0,D1,D2,…を１つ宛
書き込むことができる。即ち、Ｒ個の書き込みデータD
0,D1,D2,…は、Ｒ個の入力バッファ（入力ドライバ）ID
0,ID1,ID2,…を通じてＲ対の入力線IO0,IO1,IO2,…、NI
O0,NIO1,NIO2,…に与えられ、トランスファーゲートと
して作用するＲ対のトランジスタQp0とQn0、Qp1とQn1、
Qp2とQn2、……の一方からＲ個のセンス増幅器SA0,SA1,
SA2,…を介してＲ対のビット線BL0,BL1,BL2,…、NBL0,N
BL1,NBL2,…の一方に供給される。その結果、Ｒ個のト
ランジスタQ0,Q1,Q2,…を介して、Ｒ個のキャパシタ
（セル）C0,C1,C2,…にＲ個のデータD0,D1,D2,…が、１
つ宛、一回のアクセスで同時に書き込まれる。
次のようにして行われる。即ち、Ｒ個の入力ドライバID
0,ID1,ID2,…にＲ個のデータD0,D1,D2,…を与え、カラ
ムデコーダCD1にカラムアドレスA0C〜A(N-1)Cを与え、
カラムデコーダCD2にカラムアドレスANC−A(M-1)Cを与
える。これにより、カラムデコーダCD2はＰ個のカラム
デコーダCD1のうちの１つを選択し、選択されたカラム
デコーダCD1は2N個のカラムブロックのうちの１つを選
択する。つまり、ある１つのカラムブロックにおけるＲ
個のカラムを選択する。これにより、１回のアクセスに
よりＲ個のカラムにＲ個のデータD0,D1,D2,…を１つ宛
書き込むことができる。即ち、Ｒ個の書き込みデータD
0,D1,D2,…は、Ｒ個の入力バッファ（入力ドライバ）ID
0,ID1,ID2,…を通じてＲ対の入力線IO0,IO1,IO2,…、NI
O0,NIO1,NIO2,…に与えられ、トランスファーゲートと
して作用するＲ対のトランジスタQp0とQn0、Qp1とQn1、
Qp2とQn2、……の一方からＲ個のセンス増幅器SA0,SA1,
SA2,…を介してＲ対のビット線BL0,BL1,BL2,…、NBL0,N
BL1,NBL2,…の一方に供給される。その結果、Ｒ個のト
ランジスタQ0,Q1,Q2,…を介して、Ｒ個のキャパシタ
（セル）C0,C1,C2,…にＲ個のデータD0,D1,D2,…が、１
つ宛、一回のアクセスで同時に書き込まれる。
さて、以上のような構成を有する半導体メモリ装置を画
像用のメモリとして用いる場合には、データの読み込み
に当たっては、通常のライトサイクル、またはページモ
ード等を使用した高速のライトサイクルが使われること
が多い。この場合、１回のアクセスで書き込めるデータ
の数は、入力ドライバID0,ID1,ID2,…の数と同じＲ個で
ある。
像用のメモリとして用いる場合には、データの読み込み
に当たっては、通常のライトサイクル、またはページモ
ード等を使用した高速のライトサイクルが使われること
が多い。この場合、１回のアクセスで書き込めるデータ
の数は、入力ドライバID0,ID1,ID2,…の数と同じＲ個で
ある。
（発明が解決しようとする課題） 従来の半導体メモリ装置は以上のように構成されている
ために、以下に述べるような課題を有する。つまり、１
回のアクセスによって書き込めるデータが極めて少な
い。そのため、画像用のメモリとしての使用には適さな
い。即ち、各種の画像処理、例えば塗り潰しや色表示等
の機能を満足するには、上記従来のメモリ装置は、書き
込みデータ量が少なく且つ処理速度が遅いために対応が
困難である。
ために、以下に述べるような課題を有する。つまり、１
回のアクセスによって書き込めるデータが極めて少な
い。そのため、画像用のメモリとしての使用には適さな
い。即ち、各種の画像処理、例えば塗り潰しや色表示等
の機能を満足するには、上記従来のメモリ装置は、書き
込みデータ量が少なく且つ処理速度が遅いために対応が
困難である。
本発明は、上記に鑑みてなされたもので、その目的は、
１回のアクセスで大量のデータの書き込みを可能とした
半導体メモリ装置を提供することにある。
１回のアクセスで大量のデータの書き込みを可能とした
半導体メモリ装置を提供することにある。
（課題を解決するための手段） 複数のメモリセルをマトリクス状に配列したメモリセル
アレイであって、複数のカラムブロックを有し、前記各
カラムブロックはそれぞれ複数のカラムを有している、
メモリセルアレイと、 前記複数の各カラムブロックにおける同一アドレスのカ
ラムにそれぞれ接続された、前記メモリセルにデータを
書き込むための、複数のデータ入力線と、 前記カラムブロックの任意のものを選択するカラムデコ
ーダと、 を備え、さらに、 前記各データ入力線と、それに対応する前記複数のカラ
ムブロックにおける各カラムとの間に設けられた、複数
のレジスタと、 前記カラムデコーダの動作モードを、前記カラムデコー
ダに加えられたカラムアドレスのデコード信号に基づい
てカラムブロックを選択する第１モードと、前記カラム
アドレスと無関係に所定の複数のカラムブロックを選択
して前記各レジスタ中の各データをそれらの選択した複
数のカラムブロックの複数のカラムの対応するそれぞれ
に１つ宛同時に書き込ませる第２モードとの間で切り換
える、モード切換手段と、 を備えるものとして構成される。
アレイであって、複数のカラムブロックを有し、前記各
カラムブロックはそれぞれ複数のカラムを有している、
メモリセルアレイと、 前記複数の各カラムブロックにおける同一アドレスのカ
ラムにそれぞれ接続された、前記メモリセルにデータを
書き込むための、複数のデータ入力線と、 前記カラムブロックの任意のものを選択するカラムデコ
ーダと、 を備え、さらに、 前記各データ入力線と、それに対応する前記複数のカラ
ムブロックにおける各カラムとの間に設けられた、複数
のレジスタと、 前記カラムデコーダの動作モードを、前記カラムデコー
ダに加えられたカラムアドレスのデコード信号に基づい
てカラムブロックを選択する第１モードと、前記カラム
アドレスと無関係に所定の複数のカラムブロックを選択
して前記各レジスタ中の各データをそれらの選択した複
数のカラムブロックの複数のカラムの対応するそれぞれ
に１つ宛同時に書き込ませる第２モードとの間で切り換
える、モード切換手段と、 を備えるものとして構成される。
（作 用） モード切り換え手段がカラムデコーダを第１モードと第
２モードとの間で切り換える。第１モードにおいては、
カラムアドレスのデコード信号に応じてカラムブロック
が選択され、そのカラムブロックにおける各カラムにデ
ータの書き込みが行われる。また第２モードにおいて
は、カラムアドレスに拘わりなく予め定めた複数のカラ
ムブロックが選択される。それらの選択された複数のカ
ラムブロックにおける各カラムに、レジスタ中のデータ
が同時に書き込まれる。
２モードとの間で切り換える。第１モードにおいては、
カラムアドレスのデコード信号に応じてカラムブロック
が選択され、そのカラムブロックにおける各カラムにデ
ータの書き込みが行われる。また第２モードにおいて
は、カラムアドレスに拘わりなく予め定めた複数のカラ
ムブロックが選択される。それらの選択された複数のカ
ラムブロックにおける各カラムに、レジスタ中のデータ
が同時に書き込まれる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明する。
第１図は本発明の一実施例に係る半導体メモリ装置の概
略構成図である。この第１図において、第４図と同等の
構成要素には第４図と同一の符号を付している。第１図
が第４図と異なる点は以下の通りである。つまり、以下
の点以外のその他の点は同じである。即ち、第１図と第
４図の異なる点は、デコーダCD1とCD2との間に制御部BL
Wを設けたこと、入力線対にカラーレジスタCR〔CR1〜CR
（Ｒ−１）〕を設けたことにある。その他の点は第４図
と同じである。即ち、第１図においては、入力線I/On、
NI/On、入力ドライバIOD、入力ピンWIOnについてはシン
ボル的に１つのものとして示しているが、詳しくはこれ
らは第４図と同様に複数のものとして構成されるもので
ある。それは、以下の説明からも明らかである。上記相
違点は、より詳しくは、入力線I/On〔I00〜I0（Ｒ−
１）〕、NI/On〔NI00〜NI0（Ｒ−１）〕は、カラーレジ
スタCR〔CR1〜CR（Ｒ−１）〕を介して入力ドライバIOD
〔IOD0〜IOD（Ｒ−１）〕に接続されている。このドラ
イバIOD0〜IOD（Ｒ−１）から入力線I00〜I0（Ｒ−
１）、NI00〜NI0（Ｒ−１）にデータD0,D1,D2,…が入力
される。今、１つのデータDnについて考える。データDn
は入力ピンWIOnに加えられる。このデータDnは、入力ド
ライバIODnを介して、相補のデータDn,NDnとしてカラー
レジスタCRnに伝えられ、格納される。このカラーレジ
スタCRnは、データDn、NDnを、入力線I/On、NI/Onに伝
える。
略構成図である。この第１図において、第４図と同等の
構成要素には第４図と同一の符号を付している。第１図
が第４図と異なる点は以下の通りである。つまり、以下
の点以外のその他の点は同じである。即ち、第１図と第
４図の異なる点は、デコーダCD1とCD2との間に制御部BL
Wを設けたこと、入力線対にカラーレジスタCR〔CR1〜CR
（Ｒ−１）〕を設けたことにある。その他の点は第４図
と同じである。即ち、第１図においては、入力線I/On、
NI/On、入力ドライバIOD、入力ピンWIOnについてはシン
ボル的に１つのものとして示しているが、詳しくはこれ
らは第４図と同様に複数のものとして構成されるもので
ある。それは、以下の説明からも明らかである。上記相
違点は、より詳しくは、入力線I/On〔I00〜I0（Ｒ−
１）〕、NI/On〔NI00〜NI0（Ｒ−１）〕は、カラーレジ
スタCR〔CR1〜CR（Ｒ−１）〕を介して入力ドライバIOD
〔IOD0〜IOD（Ｒ−１）〕に接続されている。このドラ
イバIOD0〜IOD（Ｒ−１）から入力線I00〜I0（Ｒ−
１）、NI00〜NI0（Ｒ−１）にデータD0,D1,D2,…が入力
される。今、１つのデータDnについて考える。データDn
は入力ピンWIOnに加えられる。このデータDnは、入力ド
ライバIODnを介して、相補のデータDn,NDnとしてカラー
レジスタCRnに伝えられ、格納される。このカラーレジ
スタCRnは、データDn、NDnを、入力線I/On、NI/Onに伝
える。
カラムデコーダCD1とCD2の間には、アドレスA0C〜A
(N-1)Cで1/2Nのデコードを行なって１つのカラムブロッ
クを選択する通常モード（第１モード）と、アドレスA
0C〜A(N-1)Cを無視して同時に2N個の全カラムブロック
の選択が可能な第２モード（ブロックライトモード）と
を切り替える制御を行う制御部BLWが設けられている。
この切り替えは、ブロックライト切り替え信号BWによっ
て行われる。このブロックライトモードの場合には、2N
個のカラムブロック中の各Ｒ個のカラムに、カラーレジ
スタCR0〜CR（Ｒ−１）中のデータD0〜Ｄ（Ｒ−１）が
１つ宛書き込まれる。
(N-1)Cで1/2Nのデコードを行なって１つのカラムブロッ
クを選択する通常モード（第１モード）と、アドレスA
0C〜A(N-1)Cを無視して同時に2N個の全カラムブロック
の選択が可能な第２モード（ブロックライトモード）と
を切り替える制御を行う制御部BLWが設けられている。
この切り替えは、ブロックライト切り替え信号BWによっ
て行われる。このブロックライトモードの場合には、2N
個のカラムブロック中の各Ｒ個のカラムに、カラーレジ
スタCR0〜CR（Ｒ−１）中のデータD0〜Ｄ（Ｒ−１）が
１つ宛書き込まれる。
第２図は、第１図の装置において、Ｎ＝２としてカラム
ブロックを４つとし、且つ、Ｒ＝８として同時に入出力
するデータを８ビットとした、いわゆる×８ビット（８
カラム）、４カラム（４カラムブロック）の一例を示し
ている。
ブロックを４つとし、且つ、Ｒ＝８として同時に入出力
するデータを８ビットとした、いわゆる×８ビット（８
カラム）、４カラム（４カラムブロック）の一例を示し
ている。
この第２図の装置の動作を説明する。
上記通常モードにおいては、カラムアドレスA0C,A1Cが
デコーダCD1によってデコードされ、４つのカラムブロ
ック０〜３のうちの１つのブロックが選択される。一
方、上記ブロックライトモードにおいては、制御部BLW
にブロックライト切り替え信号BWを与える。これによっ
て、上記のカラムデコーダCD1によるカラムアドレス
A0C,A1Cのデコードが無視される。そして、４つのカラ
ムブロック０〜３が同時に選択される。この場合、ブロ
ックライトされるデータは、そのサイクル中に入力ドラ
イバIOD0〜IOD7に入力されるデータD0〜D7ではなく、８
ビットのカラーレジスタCR0〜CR7にあらかじめ格納、設
定されたデータが用いられる。
デコーダCD1によってデコードされ、４つのカラムブロ
ック０〜３のうちの１つのブロックが選択される。一
方、上記ブロックライトモードにおいては、制御部BLW
にブロックライト切り替え信号BWを与える。これによっ
て、上記のカラムデコーダCD1によるカラムアドレス
A0C,A1Cのデコードが無視される。そして、４つのカラ
ムブロック０〜３が同時に選択される。この場合、ブロ
ックライトされるデータは、そのサイクル中に入力ドラ
イバIOD0〜IOD7に入力されるデータD0〜D7ではなく、８
ビットのカラーレジスタCR0〜CR7にあらかじめ格納、設
定されたデータが用いられる。
従って、通常モード及びブロックライトモード時におけ
るデータライトは次のようにして行われる。即ち、通常
モード時においては、カラーレジスタCR0〜CR7に予め格
納された８つのデータが、４つのカラムブロック０〜３
のうちの選択された１つのカラムブロック中の８個のカ
ラムに対して、それぞれ書き込まれる。また、ブロック
ライトモード時には、４つのカラムブロック０〜３の全
てが選択され、これらの４つのカラムブロック０〜３の
それぞれにおいて８つのカラム０〜７に対して、カラー
レズシタCR0〜CR7中の８つのデータが、それぞれ書き込
まれる。
るデータライトは次のようにして行われる。即ち、通常
モード時においては、カラーレジスタCR0〜CR7に予め格
納された８つのデータが、４つのカラムブロック０〜３
のうちの選択された１つのカラムブロック中の８個のカ
ラムに対して、それぞれ書き込まれる。また、ブロック
ライトモード時には、４つのカラムブロック０〜３の全
てが選択され、これらの４つのカラムブロック０〜３の
それぞれにおいて８つのカラム０〜７に対して、カラー
レズシタCR0〜CR7中の８つのデータが、それぞれ書き込
まれる。
さて、このブロックライトのタイミングは第３図に示さ
れる。即ち、タイミングt2でローアドレス（Ｃ）および
マスクデータ（Ｇ）が確定する。この時カラムアドレス
ストローブCAS（Ｂ）がＨレベルで、DT/OE（Ｅ）がＨレ
ベルで、DSF（Ｆ）がＬレベルであるときにブロックラ
イトのモードに入る。
れる。即ち、タイミングt2でローアドレス（Ｃ）および
マスクデータ（Ｇ）が確定する。この時カラムアドレス
ストローブCAS（Ｂ）がＨレベルで、DT/OE（Ｅ）がＨレ
ベルで、DSF（Ｆ）がＬレベルであるときにブロックラ
イトのモードに入る。
または、タイミングt4で、カラムアドレスA2C〜A
7C（Ｃ）およびカラム選択（Ｇ）が確定する。この時DS
F（Ｆ）がＨレベルである時にブロックライトが実行さ
れる。ちなみに、カラムアドレスストローブCAS（Ｂ）
の立ち下がりの時（t4）のカラムアドレス入力は、カラ
ムデコーダCD2に入力されているA2C〜A7Cであり、カラ
ムデコーダCD1に入力されているアドレスA0C,A1Cは無効
アドレスデータとなる。
7C（Ｃ）およびカラム選択（Ｇ）が確定する。この時DS
F（Ｆ）がＨレベルである時にブロックライトが実行さ
れる。ちなみに、カラムアドレスストローブCAS（Ｂ）
の立ち下がりの時（t4）のカラムアドレス入力は、カラ
ムデコーダCD2に入力されているA2C〜A7Cであり、カラ
ムデコーダCD1に入力されているアドレスA0C,A1Cは無効
アドレスデータとなる。
ブロックライトにおいては、I/O方向のマスク及びカラ
ム方向のマスクの機能をもたせることができる。ここ
で、I/O方向のマスクとは、ブロックライトモード時に
おいて、選択されたカラムブロック中のＲ個のカラムの
うちの任意のもののみへの書き込みを行わせないように
することをいう。また、カラム方向のマスクとは、ブロ
ックライトモード時において、2N個のカラムブロック０
〜（2N−１）のうちの任意のもののみを非選択として、
非選択のカラムブロックに対しては一切の書き込みを行
わないようにすることをいう。
ム方向のマスクの機能をもたせることができる。ここ
で、I/O方向のマスクとは、ブロックライトモード時に
おいて、選択されたカラムブロック中のＲ個のカラムの
うちの任意のもののみへの書き込みを行わせないように
することをいう。また、カラム方向のマスクとは、ブロ
ックライトモード時において、2N個のカラムブロック０
〜（2N−１）のうちの任意のもののみを非選択として、
非選択のカラムブロックに対しては一切の書き込みを行
わないようにすることをいう。
即ち、第３図のタイミングチャートに示すように、タイ
ミングt2におけるローアドレスストローブRAS（Ａ）の
立ち下がり時のWB/WE（Ｄ）のレベルによってI/O方向の
マスク機能のオン／オフを行なう。つまり、WB/WE
（Ｄ）がＬレベルで、I/O方向のマスク機能が有効とな
り、この時の入力データD0〜D7のレベルによってI/O方
向のマスクが行なわれる。つまり、データD0〜D7がＨレ
ベルではI/O方向のマスクがかからず、データD0〜D7が
ＬレベルでI/O方向のマスクがイネーブルとなる。ま
た、カラム方向のマスクは時刻t4において、カラムアド
レスストローブCAS（Ａ）が立ち下がるときのデータD0
〜D3（Ｇ）のデータで行なう。
ミングt2におけるローアドレスストローブRAS（Ａ）の
立ち下がり時のWB/WE（Ｄ）のレベルによってI/O方向の
マスク機能のオン／オフを行なう。つまり、WB/WE
（Ｄ）がＬレベルで、I/O方向のマスク機能が有効とな
り、この時の入力データD0〜D7のレベルによってI/O方
向のマスクが行なわれる。つまり、データD0〜D7がＨレ
ベルではI/O方向のマスクがかからず、データD0〜D7が
ＬレベルでI/O方向のマスクがイネーブルとなる。ま
た、カラム方向のマスクは時刻t4において、カラムアド
レスストローブCAS（Ａ）が立ち下がるときのデータD0
〜D3（Ｇ）のデータで行なう。
第１表、第２表はブロックライト時のI/O方向及びカラ
ム方向のマスク機能の例を示すものである。第１表に示
すように、カラムブロック選択データ（カラムブロック
マスクデータ）としてのデータD0〜D3“1101"であっ
て、さらに、カラムマスクデータとしての入力データD0
〜D7が“01100111"の場合、第２表に示すように、カラ
ムブロック２の全てのカラム０〜（Ｒ−１）とカラムブ
ロック0,1,3のカラム0,3,4にマスクがかかる。つまり、
カラムブロック２の全てのカラム０〜（Ｒ−１）へのデ
ータの書き込みは行われず、カラーレジスタCR0,CR3,CR
4中のデータは、カラムブロック0,1,3のカラム0,3,4へ
書き込まれることはない。その結果、カラーレジスタCR
0〜CR7に入力ドライバIOD0〜IOD7を通じて入力ドライバ
D0〜D7として“00110101"を予め書き込みデータとして
与えておいた場合、第２表に示すように、マスクのかか
っていないビット（カラム）およびカラム（カラムブロ
ック）にカラーレジスタCR0〜CR7の内容が書き込まれる
ことになる。なお、このマスクデータはD0〜D7に与える
データを変化させることにより任意に設定可能である。
ム方向のマスク機能の例を示すものである。第１表に示
すように、カラムブロック選択データ（カラムブロック
マスクデータ）としてのデータD0〜D3“1101"であっ
て、さらに、カラムマスクデータとしての入力データD0
〜D7が“01100111"の場合、第２表に示すように、カラ
ムブロック２の全てのカラム０〜（Ｒ−１）とカラムブ
ロック0,1,3のカラム0,3,4にマスクがかかる。つまり、
カラムブロック２の全てのカラム０〜（Ｒ−１）へのデ
ータの書き込みは行われず、カラーレジスタCR0,CR3,CR
4中のデータは、カラムブロック0,1,3のカラム0,3,4へ
書き込まれることはない。その結果、カラーレジスタCR
0〜CR7に入力ドライバIOD0〜IOD7を通じて入力ドライバ
D0〜D7として“00110101"を予め書き込みデータとして
与えておいた場合、第２表に示すように、マスクのかか
っていないビット（カラム）およびカラム（カラムブロ
ック）にカラーレジスタCR0〜CR7の内容が書き込まれる
ことになる。なお、このマスクデータはD0〜D7に与える
データを変化させることにより任意に設定可能である。
以上のように、本実施例によれば、従来のRAMに比べて
１回のアクセスで2N倍の量のデータの書き込みが可能と
なり、データ量が同じなら2N倍の書き込み速度で実現で
きる。例えば、４カラム仕様の場合のブロックライトで
はＮ＝２となり、一度に22＝４倍のデータ量の書き込み
ができる。また、ブロックライトは画像処理のうちの特
に矩形領域の塗り潰し等の処理に非常に有効である。例
えば、I/O方向をピクセル方向に対応させた場合、×８
ビット構成、４カラム（８カラム、４カラムブロック）
仕様のブロックライトでは、８×８ピクセルについて同
時に書き込むことができる。さらに、マスク機能を使用
することによって、領域の境界上での処理を、非常に簡
単に高速で実施することができる。更に、I/Oを色情報
として使用した場合には、８×４ビットのうちの８を色
情報として、４をピクセル方向のデータとして用いるこ
とも可能である。
１回のアクセスで2N倍の量のデータの書き込みが可能と
なり、データ量が同じなら2N倍の書き込み速度で実現で
きる。例えば、４カラム仕様の場合のブロックライトで
はＮ＝２となり、一度に22＝４倍のデータ量の書き込み
ができる。また、ブロックライトは画像処理のうちの特
に矩形領域の塗り潰し等の処理に非常に有効である。例
えば、I/O方向をピクセル方向に対応させた場合、×８
ビット構成、４カラム（８カラム、４カラムブロック）
仕様のブロックライトでは、８×８ピクセルについて同
時に書き込むことができる。さらに、マスク機能を使用
することによって、領域の境界上での処理を、非常に簡
単に高速で実施することができる。更に、I/Oを色情報
として使用した場合には、８×４ビットのうちの８を色
情報として、４をピクセル方向のデータとして用いるこ
とも可能である。
以上のように、本発明の実施例によれば、複数のカラム
ブロックの各カラムに同時に同じデータを書き込むこと
が可能なため、１度のアクセスで書き込みできるデータ
量が増え、高速でのデータの書き込みが可能になり、更
にマスク機能により書き込みデータの微妙なコントロー
ルが可能となり、従って画像格納用または画像処理用と
して有効な半導体メモリ装置が得られる。
ブロックの各カラムに同時に同じデータを書き込むこと
が可能なため、１度のアクセスで書き込みできるデータ
量が増え、高速でのデータの書き込みが可能になり、更
にマスク機能により書き込みデータの微妙なコントロー
ルが可能となり、従って画像格納用または画像処理用と
して有効な半導体メモリ装置が得られる。
本発明によれば、多数のメモリセルに、１回のアクセス
により同じデータを同時に書き込むことができ、画像処
理用のメモリとして好適なものを得ることができる。
により同じデータを同時に書き込むことができ、画像処
理用のメモリとして好適なものを得ることができる。
第１図は本発明の一般的一実施例に係る半導体メモリ装
置の概略構成図、第２図は本発明の具体的一実施例の概
略構成図、第３図は第２図の構成の動作を説明するため
のタイミングチャート、第４図は従来の半導体メモリ装
置の概略構成図である。 Q0〜Q3、Qp0〜Qp3、Qn0〜Qn3……ＮチャンネルMOSトラ
ンジスタ、C0〜C3……ＮチャンネルMOSキャパシタ、SA0
〜SA3……センス増幅器、CR0〜CR（Ｒ−１）……カラー
レジスタ、IOD0〜IOD（Ｒ−１）……入力ドライバ、CD
1、CD2……カラムデコーダ、BLW……制御部、WLn……ワ
ード線、BL0〜BL3、NBL0〜NBL3……ビット線。
置の概略構成図、第２図は本発明の具体的一実施例の概
略構成図、第３図は第２図の構成の動作を説明するため
のタイミングチャート、第４図は従来の半導体メモリ装
置の概略構成図である。 Q0〜Q3、Qp0〜Qp3、Qn0〜Qn3……ＮチャンネルMOSトラ
ンジスタ、C0〜C3……ＮチャンネルMOSキャパシタ、SA0
〜SA3……センス増幅器、CR0〜CR（Ｒ−１）……カラー
レジスタ、IOD0〜IOD（Ｒ−１）……入力ドライバ、CD
1、CD2……カラムデコーダ、BLW……制御部、WLn……ワ
ード線、BL0〜BL3、NBL0〜NBL3……ビット線。
Claims (1)
- 【請求項１】複数のメモリセルをマトリクス状に配列し
たメモリセルアレイであって、複数のカラムブロックを
有し、前記各カラムブロックはそれぞれ複数のカラムを
有している、メモリセルアレイと、 前記複数の各カラムブロックにおける同一アドレスのカ
ラムにそれぞれ接続された、前記メモリセルにデータを
書き込むための、複数のデータ入力線と、 前記カラムブロックの任意のものを選択するカラムデコ
ーダと、 を備え、さらに、 前記各データ入力線と、それに対応する前記複数のカラ
ムブロックにおける各カラムとの間に設けられた、複数
のレジスタと、 前記カラムデコーダの動作モードを、前記カラムデコー
ダに加えられたカラムアドレスのデコード信号に基づい
てカラムブロックを選択する第１モードと、前記カラム
アドレスと無関係に所定の複数のカラムブロックを選択
して前記各レジスタ中の各データをそれらの選択した複
数のカラムブロックの複数のカラムの対応するそれぞれ
に１つ宛同時に書き込ませる第２モードとの間で切り換
える、モード切換手段と、 を備えることを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296464A JPH07109703B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体メモリ装置 |
| MYPI90002008A MY109622A (en) | 1989-11-15 | 1990-11-14 | Semiconductor memory device. |
| EP90121917A EP0432509B1 (en) | 1989-11-15 | 1990-11-15 | Semiconductor memory device |
| DE69030914T DE69030914T2 (de) | 1989-11-15 | 1990-11-15 | Halbleiterspeicheranordnung |
| US07/613,001 US5229971A (en) | 1989-11-15 | 1990-11-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296464A JPH07109703B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157894A JPH03157894A (ja) | 1991-07-05 |
| JPH07109703B2 true JPH07109703B2 (ja) | 1995-11-22 |
Family
ID=17833894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296464A Expired - Lifetime JPH07109703B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5229971A (ja) |
| EP (1) | EP0432509B1 (ja) |
| JP (1) | JPH07109703B2 (ja) |
| DE (1) | DE69030914T2 (ja) |
| MY (1) | MY109622A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689032B2 (ja) * | 1991-04-05 | 1997-12-10 | 三菱電機株式会社 | 半導体装置 |
| JPH0528756A (ja) * | 1991-07-24 | 1993-02-05 | Toshiba Corp | 半導体記憶装置 |
| JPH0636560A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5384726A (en) * | 1993-03-18 | 1995-01-24 | Fujitsu Limited | Semiconductor memory device having a capability for controlled activation of sense amplifiers |
| US5390139A (en) * | 1993-05-28 | 1995-02-14 | Texas Instruments Incorporated | Devices, systems and methods for implementing a Kanerva memory |
| JP3547466B2 (ja) * | 1993-11-29 | 2004-07-28 | 株式会社東芝 | メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法 |
| US5577193A (en) * | 1994-09-28 | 1996-11-19 | International Business Machines Corporation | Multiple data registers and addressing technique therefore for block/flash writing main memory of a DRAM/VRAM |
| US5633661A (en) * | 1994-11-21 | 1997-05-27 | International Business Machines Corporation | Video display control system having block write with opaque pattern control expansion |
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| US5764963A (en) * | 1995-07-07 | 1998-06-09 | Rambus, Inc. | Method and apparatus for performing maskable multiple color block writes |
| US5860129A (en) * | 1995-09-27 | 1999-01-12 | Motorola, Inc. | Data processing system for writing an external device and method therefor |
| US5752267A (en) * | 1995-09-27 | 1998-05-12 | Motorola Inc. | Data processing system for accessing an external device during a burst mode of operation and method therefor |
| TW307869B (en) * | 1995-12-20 | 1997-06-11 | Toshiba Co Ltd | Semiconductor memory |
| US5740116A (en) * | 1995-12-22 | 1998-04-14 | Townsend And Townsend And Crew, Llp | Current limiting during block writes of memory circuits |
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| JPH11120797A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Microelectronics Corp | 強誘電体メモリ及びそのスクリーニング方法 |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US6011727A (en) * | 1998-08-26 | 2000-01-04 | Micron Technology, Inc. | Block write circuit and method for wide data path memory devices |
| US7069406B2 (en) | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
| JP4191217B2 (ja) * | 2006-09-20 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0214705B1 (en) * | 1980-10-15 | 1992-01-15 | Kabushiki Kaisha Toshiba | Semiconductor memory with improvend data programming time |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH0760594B2 (ja) * | 1987-06-25 | 1995-06-28 | 富士通株式会社 | 半導体記憶装置 |
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
| JPH01146187A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | キヤッシュメモリ内蔵半導体記憶装置 |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2633645B2 (ja) * | 1988-09-13 | 1997-07-23 | 株式会社東芝 | 半導体メモリ装置 |
-
1989
- 1989-11-15 JP JP1296464A patent/JPH07109703B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-14 MY MYPI90002008A patent/MY109622A/en unknown
- 1990-11-15 DE DE69030914T patent/DE69030914T2/de not_active Expired - Fee Related
- 1990-11-15 US US07/613,001 patent/US5229971A/en not_active Expired - Fee Related
- 1990-11-15 EP EP90121917A patent/EP0432509B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69030914T2 (de) | 1997-11-06 |
| EP0432509A3 (en) | 1992-09-30 |
| JPH03157894A (ja) | 1991-07-05 |
| EP0432509B1 (en) | 1997-06-11 |
| MY109622A (en) | 1997-03-31 |
| EP0432509A2 (en) | 1991-06-19 |
| US5229971A (en) | 1993-07-20 |
| DE69030914D1 (de) | 1997-07-17 |
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