JPH11120797A - 強誘電体メモリ及びそのスクリーニング方法 - Google Patents
強誘電体メモリ及びそのスクリーニング方法Info
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- JPH11120797A JPH11120797A JP9299402A JP29940297A JPH11120797A JP H11120797 A JPH11120797 A JP H11120797A JP 9299402 A JP9299402 A JP 9299402A JP 29940297 A JP29940297 A JP 29940297A JP H11120797 A JPH11120797 A JP H11120797A
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- ferroelectric
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 データが書き換えられた後にリストアされる
ことを防いで、全てのメモリセルに同等のスクリーニン
グを行うことができる強誘電体メモリ及びそのスクリー
ニング方法を提供する。 【解決手段】 強誘電体メモリは、テスト回路１のテス
ト端子Ｔ１〜Ｔ４及び共通の外部端子に信号を加えてこ
のセルスクリーニング用テスト回路２を駆動し、次に、
ワード線ＷＬ０、ＷＬ１、・・・を複数本選択し、選択
された複数本のワード線に接続する全メモリセル３０に
データを書き込むことによりセルスクリーニングを行
う。セルスクリーニング用テスト回路を用いることによ
り、強誘電体メモリ特有のインプリント特性をスクリー
ニングし、データが書き換えられた後にリストアされる
ことを防ぐのですべてのＦＲＡＭセルに同等のスクリー
ニングを行うことができる。
ことを防いで、全てのメモリセルに同等のスクリーニン
グを行うことができる強誘電体メモリ及びそのスクリー
ニング方法を提供する。 【解決手段】 強誘電体メモリは、テスト回路１のテス
ト端子Ｔ１〜Ｔ４及び共通の外部端子に信号を加えてこ
のセルスクリーニング用テスト回路２を駆動し、次に、
ワード線ＷＬ０、ＷＬ１、・・・を複数本選択し、選択
された複数本のワード線に接続する全メモリセル３０に
データを書き込むことによりセルスクリーニングを行
う。セルスクリーニング用テスト回路を用いることによ
り、強誘電体メモリ特有のインプリント特性をスクリー
ニングし、データが書き換えられた後にリストアされる
ことを防ぐのですべてのＦＲＡＭセルに同等のスクリー
ニングを行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ特
有のインプリント特性をスクリーニングする方法に係
り、特に、データが書き換えられた後にリストアされる
ことを防いで、すべてのメモリセルに同等のスクリーニ
ングを行うことができる強誘電体メモリに関するもので
ある。
有のインプリント特性をスクリーニングする方法に係
り、特に、データが書き換えられた後にリストアされる
ことを防いで、すべてのメモリセルに同等のスクリーニ
ングを行うことができる強誘電体メモリに関するもので
ある。
【０００２】
【従来の技術】強誘電体メモリセルを用いた不揮発性強
誘電体メモリは、低消費電力の半導体記憶装置として近
年盛んに研究開発がなされている。例えば、強誘電体メ
モリセルを用いた半導体記憶装置は、米国特許4,873,66
4(Eaton, Jr.) やS.S. Eaton,Jr. et al.“A Ferroelec
tric DRAM Cell for High Density NVRAMs ”, ISSCCDi
gest of Technical Papers, pp. 130-131, Feb. 1988等
に記載されている。この強誘電体メモリを利用するもの
にＲＦＩＤ(Radio Frequency Identification)システム
が知られている。このシステムは、電波を用いた非接触
型タグ・システム（識別器）であり、パソコン、コント
ローラ、アンテナ等で構成されるホスト側とトランスポ
ンダとから構成されている。このトランスポンダに前記
不揮発性強誘電体メモリが形成された半導体チップが搭
載されている。強誘電体メモリセルの情報記憶用キャパ
シタには、チタン酸バリウム（ＢａＴｉＯ3 ）、チタン
酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ；ＰＺＴ）、
ランタンドープドチタン酸ジルコン酸鉛（（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 ；ＰＬＺＴ）、ニオブ酸リチウ
ム（ＬｉＮｂＯ3 ）、ニオブ酸カリウムリチウム（Ｋ3
Ｌｉ2 Ｎｂ5 Ｏ15）などから構成された強誘電体膜が用
いられている。これらの強誘電体膜は、電圧を印加する
ことによって分極が生じる。そして電圧と分極との関係
は、いわゆるヒステリシス特性を呈する
誘電体メモリは、低消費電力の半導体記憶装置として近
年盛んに研究開発がなされている。例えば、強誘電体メ
モリセルを用いた半導体記憶装置は、米国特許4,873,66
4(Eaton, Jr.) やS.S. Eaton,Jr. et al.“A Ferroelec
tric DRAM Cell for High Density NVRAMs ”, ISSCCDi
gest of Technical Papers, pp. 130-131, Feb. 1988等
に記載されている。この強誘電体メモリを利用するもの
にＲＦＩＤ(Radio Frequency Identification)システム
が知られている。このシステムは、電波を用いた非接触
型タグ・システム（識別器）であり、パソコン、コント
ローラ、アンテナ等で構成されるホスト側とトランスポ
ンダとから構成されている。このトランスポンダに前記
不揮発性強誘電体メモリが形成された半導体チップが搭
載されている。強誘電体メモリセルの情報記憶用キャパ
シタには、チタン酸バリウム（ＢａＴｉＯ3 ）、チタン
酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ；ＰＺＴ）、
ランタンドープドチタン酸ジルコン酸鉛（（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3 ；ＰＬＺＴ）、ニオブ酸リチウ
ム（ＬｉＮｂＯ3 ）、ニオブ酸カリウムリチウム（Ｋ3
Ｌｉ2 Ｎｂ5 Ｏ15）などから構成された強誘電体膜が用
いられている。これらの強誘電体膜は、電圧を印加する
ことによって分極が生じる。そして電圧と分極との関係
は、いわゆるヒステリシス特性を呈する
【０００３】さらにこの関係については、発明者がこれ
ら強誘電体膜の特性を測定したところ、外部から印加さ
れる物理的ストレスが上述のヒステリシス特性に影響を
与えることが分かっている。すなわち、成膜後に物理的
なストレスを強誘電体膜に印加するとヒステリシスルー
プが小さくなり、分極の保持特性が劣化する。強誘電体
メモリは、分極をデータの保持に用いている。従って、
外部から印加される物理的ストレスはデータの保持特性
の劣化につながることは明らかである。図１６に従来の
強誘電体メモリのメモリセルと周辺回路の配置の一部を
示す。メモリセルアレイは、複数のメモリセルが集積さ
れて形成されており、ロウデコーダ（ＲＤ）（ワード線
選択回路）４０は、これらに共用されている。同一行の
複数のメモリセルに共通に接続される複数のワード線Ｗ
Ｌは、外部から入力されたアドレス信号に応じてロウデ
コーダ４０によって選択される。プレート線ＰＬは、ワ
ード線ＷＬと同様の複数のメモリセルに共通に接続され
（メモリセルを構成するキャパシタの対向電極に接
続）、プレートデコーダ（ＰＤ）（プレート線選択回
路）３８によって駆動される。プレートデコーダ３８
は、ＮＡＮＤ回路とインバータ回路を直列に接続してな
り、ワード線信号とプレート線制御信号との論理をとっ
てプレート電極を制御する。ここで、書き込みや読み出
しなどのワード線信号やプレート線信号はパルス信号で
あるが、プレート線を制御するプレート線信号の方がワ
ード線信号よりパルス幅は短い。このようにプレート線
信号が短時間で立ち上げ立ち下げを行うのでメモリセル
の情報の読み出し速度は、プレート線信号のパルスに律
速されてしまう。もしこれを回避するためにはプレート
線選択回路のインバータ回路のトランジスタを大きくす
る必要がある。しかし、インバータ回路のトランジスタ
を不必要に大きくするとロウデコーダ４０のワード線駆
動部のピッチとプレート線選択回路のピッチが合わなく
なり、ワード線とプレート線の間隔は、広い方に律速さ
れるのでその分面積の無駄が大きくなる。
ら強誘電体膜の特性を測定したところ、外部から印加さ
れる物理的ストレスが上述のヒステリシス特性に影響を
与えることが分かっている。すなわち、成膜後に物理的
なストレスを強誘電体膜に印加するとヒステリシスルー
プが小さくなり、分極の保持特性が劣化する。強誘電体
メモリは、分極をデータの保持に用いている。従って、
外部から印加される物理的ストレスはデータの保持特性
の劣化につながることは明らかである。図１６に従来の
強誘電体メモリのメモリセルと周辺回路の配置の一部を
示す。メモリセルアレイは、複数のメモリセルが集積さ
れて形成されており、ロウデコーダ（ＲＤ）（ワード線
選択回路）４０は、これらに共用されている。同一行の
複数のメモリセルに共通に接続される複数のワード線Ｗ
Ｌは、外部から入力されたアドレス信号に応じてロウデ
コーダ４０によって選択される。プレート線ＰＬは、ワ
ード線ＷＬと同様の複数のメモリセルに共通に接続され
（メモリセルを構成するキャパシタの対向電極に接
続）、プレートデコーダ（ＰＤ）（プレート線選択回
路）３８によって駆動される。プレートデコーダ３８
は、ＮＡＮＤ回路とインバータ回路を直列に接続してな
り、ワード線信号とプレート線制御信号との論理をとっ
てプレート電極を制御する。ここで、書き込みや読み出
しなどのワード線信号やプレート線信号はパルス信号で
あるが、プレート線を制御するプレート線信号の方がワ
ード線信号よりパルス幅は短い。このようにプレート線
信号が短時間で立ち上げ立ち下げを行うのでメモリセル
の情報の読み出し速度は、プレート線信号のパルスに律
速されてしまう。もしこれを回避するためにはプレート
線選択回路のインバータ回路のトランジスタを大きくす
る必要がある。しかし、インバータ回路のトランジスタ
を不必要に大きくするとロウデコーダ４０のワード線駆
動部のピッチとプレート線選択回路のピッチが合わなく
なり、ワード線とプレート線の間隔は、広い方に律速さ
れるのでその分面積の無駄が大きくなる。
【０００４】
【発明が解決しようとする課題】強誘電体メモリには、
インプリント特性が存在する。インプリント特性には、
２つの要因がある。つまり、（１）同じデータを読み／
書きを何回も繰り返し、その後逆データを書き込むとき
及び（２）あるデータを書き、その後そのデータを放置
しておくときがあげられる。このような状態になると、
書き込みの残留分極量（Ｐｒ）が劣化して、実質上の書
き込み量が減り、新しいデータが書かれないで前のデー
タが残った状態になる。このような特性が強誘電体メモ
リに存在し、そのためこれをスクリーニングするのは困
難（時間が非常にかかる）であることが問題としてあげ
られる。一般に強誘電体メモリは、プレートをデコード
する以外ＤＲＡＭ（ダイナミックＲＡＭ）とほぼ同様の
動作を行う。強誘電体メモリについてその動作を説明す
ると、まず、ロウ（Ｒｏｗ）アドレスを取り込んでワー
ド線を選択する。選択されたワード線に接続されている
各メモリセルからは、それぞれ対応する複数本のビット
線に記憶されているデータが流れ出し、センスアンプ
（ＳｅｎｓｅＡｍｐ）を駆動する（ビット線の充放電を
行う）ことで、微小な電荷をセンス（増幅）してデータ
をデジタルする。そして、カラム（Ｃｏｌｕｍｎ）アド
レスを取り込み、そのアドレスに従ったＣＳＬ（Ｃｏｌ
ｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）が選択されてＩ／Ｏ
線にデータが流れ出す。また、書き込み動作は、読み出
し動作状態（ビット線の充放電後）の下でカラムアドレ
スに沿ったＣＳＬを開いてＩ／Ｏ線のデータを書き込
む。
インプリント特性が存在する。インプリント特性には、
２つの要因がある。つまり、（１）同じデータを読み／
書きを何回も繰り返し、その後逆データを書き込むとき
及び（２）あるデータを書き、その後そのデータを放置
しておくときがあげられる。このような状態になると、
書き込みの残留分極量（Ｐｒ）が劣化して、実質上の書
き込み量が減り、新しいデータが書かれないで前のデー
タが残った状態になる。このような特性が強誘電体メモ
リに存在し、そのためこれをスクリーニングするのは困
難（時間が非常にかかる）であることが問題としてあげ
られる。一般に強誘電体メモリは、プレートをデコード
する以外ＤＲＡＭ（ダイナミックＲＡＭ）とほぼ同様の
動作を行う。強誘電体メモリについてその動作を説明す
ると、まず、ロウ（Ｒｏｗ）アドレスを取り込んでワー
ド線を選択する。選択されたワード線に接続されている
各メモリセルからは、それぞれ対応する複数本のビット
線に記憶されているデータが流れ出し、センスアンプ
（ＳｅｎｓｅＡｍｐ）を駆動する（ビット線の充放電を
行う）ことで、微小な電荷をセンス（増幅）してデータ
をデジタルする。そして、カラム（Ｃｏｌｕｍｎ）アド
レスを取り込み、そのアドレスに従ったＣＳＬ（Ｃｏｌ
ｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）が選択されてＩ／Ｏ
線にデータが流れ出す。また、書き込み動作は、読み出
し動作状態（ビット線の充放電後）の下でカラムアドレ
スに沿ったＣＳＬを開いてＩ／Ｏ線のデータを書き込
む。
【０００５】ところで、いま１回のサイクルで１つのセ
ルにアクセスしながら、あるワード線につきすべてのビ
ット線に接続されているメモリセルに順次書き込み動作
を行っていく場合の一例を考える。まず、最初に選択さ
れるメモリセルに新しいデータが書き込まれる。次に、
２番目に選択されたメモリセルが書き込まれるときに
は、最初に選択されたメモリセルは、先に書き込まれた
データをリストアされている状態になる。そして、最後
のメモリセルには、１回だけの書き換えが行われる。つ
まり、この最後のメモリセル以外のメモリセルは少なく
とも１回以上のリストアのチャンスが存在する。強誘電
体メモリにおいて、インプリント特性が存在しても何回
かサイクル（アクセス）すれば回復する（正しく書き換
えることができる）。以上のことを加味すると、最後に
書き換えを行うメモリセルだけがインプリント特性から
見ると、不利な条件にあり、すべてのメモリセルで同様
な条件が設定されるよう各メモリセルが最後に書き換え
られるメモリセルとなる動作を繰り返し行うとすれば膨
大なテスト時間を要してしまう。本発明は、このような
事情によりなされたものであり、データが書き換えられ
た後にリストアされることを防いで、全てのメモリセル
に同等のスクリーニングを行うことができる強誘電体メ
モリ及びそのスクリーニング方法を提供する。
ルにアクセスしながら、あるワード線につきすべてのビ
ット線に接続されているメモリセルに順次書き込み動作
を行っていく場合の一例を考える。まず、最初に選択さ
れるメモリセルに新しいデータが書き込まれる。次に、
２番目に選択されたメモリセルが書き込まれるときに
は、最初に選択されたメモリセルは、先に書き込まれた
データをリストアされている状態になる。そして、最後
のメモリセルには、１回だけの書き換えが行われる。つ
まり、この最後のメモリセル以外のメモリセルは少なく
とも１回以上のリストアのチャンスが存在する。強誘電
体メモリにおいて、インプリント特性が存在しても何回
かサイクル（アクセス）すれば回復する（正しく書き換
えることができる）。以上のことを加味すると、最後に
書き換えを行うメモリセルだけがインプリント特性から
見ると、不利な条件にあり、すべてのメモリセルで同様
な条件が設定されるよう各メモリセルが最後に書き換え
られるメモリセルとなる動作を繰り返し行うとすれば膨
大なテスト時間を要してしまう。本発明は、このような
事情によりなされたものであり、データが書き換えられ
た後にリストアされることを防いで、全てのメモリセル
に同等のスクリーニングを行うことができる強誘電体メ
モリ及びそのスクリーニング方法を提供する。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明の強誘電体メモリは、電極間誘電体に強誘
電体膜を用いる情報記憶キャパシタと電荷転送用トラン
ジスタとが直列に接続されてなるメモリセルが行列状に
配置されたメモリセルアレイと、それぞれ同一行のメモ
リセルのトランジスタのゲートに共通に接続された複数
本のワード線と、それぞれ同一行のメモリセルのキャパ
シタの対向電極に共通に接続され、かつ前記ワード線と
実質的に平行に配置された複数本のプレート線と、それ
ぞれ同一行のメモリセルのトランジスタの一端に共通に
接続され、かつ前記ワード線及びプレート線とは実質的
に直交している複数本のビット線と、セルスクリーニン
グ用テスト回路と、それぞれソース又はドレインが前記
ビット線の一端に接続され、ドレイン又はソースが共通
のテスト外部端子に接続され、かつゲートが前記テスト
回路の出力に共通接続されている複数のビット線選択用
トランジスタとを具備してなることを特徴としている。
また、本発明のスクリーニング方法は、上記強誘電体メ
モリをスクリーニングする方法において、前記テスト回
路のテスト端子及び前記共通の外部端子に信号を加えて
このセルスクリーニング用テスト回路を駆動するステッ
プと、前記ワード線を複数本選択し、選択された複数本
のワード線に接続する全メモリセルにデータを書き込む
ステップとを備えていることを特徴としている。セルス
クリーニング用テスト回路を用いることにより、強誘電
体メモリ特有のインプリント特性をスクリーニングし、
データが書き換えられた後にリストアされることを防ぐ
のですべてのＦＲＡＭセルに同等のスクリーニングを行
うことができる。
めに、本発明の強誘電体メモリは、電極間誘電体に強誘
電体膜を用いる情報記憶キャパシタと電荷転送用トラン
ジスタとが直列に接続されてなるメモリセルが行列状に
配置されたメモリセルアレイと、それぞれ同一行のメモ
リセルのトランジスタのゲートに共通に接続された複数
本のワード線と、それぞれ同一行のメモリセルのキャパ
シタの対向電極に共通に接続され、かつ前記ワード線と
実質的に平行に配置された複数本のプレート線と、それ
ぞれ同一行のメモリセルのトランジスタの一端に共通に
接続され、かつ前記ワード線及びプレート線とは実質的
に直交している複数本のビット線と、セルスクリーニン
グ用テスト回路と、それぞれソース又はドレインが前記
ビット線の一端に接続され、ドレイン又はソースが共通
のテスト外部端子に接続され、かつゲートが前記テスト
回路の出力に共通接続されている複数のビット線選択用
トランジスタとを具備してなることを特徴としている。
また、本発明のスクリーニング方法は、上記強誘電体メ
モリをスクリーニングする方法において、前記テスト回
路のテスト端子及び前記共通の外部端子に信号を加えて
このセルスクリーニング用テスト回路を駆動するステッ
プと、前記ワード線を複数本選択し、選択された複数本
のワード線に接続する全メモリセルにデータを書き込む
ステップとを備えていることを特徴としている。セルス
クリーニング用テスト回路を用いることにより、強誘電
体メモリ特有のインプリント特性をスクリーニングし、
データが書き換えられた後にリストアされることを防ぐ
のですべてのＦＲＡＭセルに同等のスクリーニングを行
うことができる。
【０００７】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。図２に不揮発性強誘電体メモリの断
面図を示す。Ｐ型シリコン基板１０の表面にシリコン酸
化膜からなる素子分離絶縁膜１３が形成され、この素子
分離絶縁膜１３に区画された領域にＭＯＳトランジスタ
が形成されている。ＭＯＳトランジスタは、Ｎ型拡散領
域からなるソース／ドレイン領域１１、１２、ゲート絶
縁膜２１、ポリシリコンなどからなるゲート電極２０等
から構成される。ゲート電極２０は、ワード線（ＷＬ）
と称される。このＭＯＳトランジスタ上には酸化シリコ
ン（ＳｉＯ2 ）などの層間絶縁膜１４が形成され、この
層間絶縁膜１４にはソース領域１２に至るコンタクトホ
ール２２が形成されている。また、層間絶縁膜１４上に
は強誘電体キャパシタが形成されている。強誘電体キャ
パシタは、下層電極１５、ＰＺＴ膜などからなる強誘電
体膜１６、上層電極１７から構成されている。下層電極
１５は、プレート電極（プレート線）（ＰＬ）と称され
る。この強誘電体キャパシタは、シリコン酸化膜などか
らなる層間絶縁膜１８に覆われ、この強誘電体キャパシ
タの上層電極１７とソース領域１２とは層間絶縁膜１８
のコンタクトホール及び層間絶縁膜１４のコンタクトホ
ール２２を介してアルミニウムなどの接続配線１９によ
り電気的に接続されている。
の形態を説明する。図２に不揮発性強誘電体メモリの断
面図を示す。Ｐ型シリコン基板１０の表面にシリコン酸
化膜からなる素子分離絶縁膜１３が形成され、この素子
分離絶縁膜１３に区画された領域にＭＯＳトランジスタ
が形成されている。ＭＯＳトランジスタは、Ｎ型拡散領
域からなるソース／ドレイン領域１１、１２、ゲート絶
縁膜２１、ポリシリコンなどからなるゲート電極２０等
から構成される。ゲート電極２０は、ワード線（ＷＬ）
と称される。このＭＯＳトランジスタ上には酸化シリコ
ン（ＳｉＯ2 ）などの層間絶縁膜１４が形成され、この
層間絶縁膜１４にはソース領域１２に至るコンタクトホ
ール２２が形成されている。また、層間絶縁膜１４上に
は強誘電体キャパシタが形成されている。強誘電体キャ
パシタは、下層電極１５、ＰＺＴ膜などからなる強誘電
体膜１６、上層電極１７から構成されている。下層電極
１５は、プレート電極（プレート線）（ＰＬ）と称され
る。この強誘電体キャパシタは、シリコン酸化膜などか
らなる層間絶縁膜１８に覆われ、この強誘電体キャパシ
タの上層電極１７とソース領域１２とは層間絶縁膜１８
のコンタクトホール及び層間絶縁膜１４のコンタクトホ
ール２２を介してアルミニウムなどの接続配線１９によ
り電気的に接続されている。
【０００８】図３にＰＺＴ膜等の強誘電体薄膜の印加電
圧／分極特性図を示す。強誘電体薄膜は、図３に示すよ
うにヒステリシス特性を有している。そして、電圧を印
加しない状態すなわちＶ＝０（Ｖ）の状態での残留分極
Ｐｒが「正」であるか「負」であるかによって、データ
を記憶することができる。図４は、不揮発性強誘電体メ
モリの強誘電体メモリセルとしては好ましくないヒステ
リシス特性図である。すなわち残留分極Ｐｒが非常に小
さく、その結果、センスアンプによる読み出しマージン
が低下する、外部からの撹乱により容易にデータが消失
してしまう等の問題が存在する。図４に示す特性は８０
℃の高温状態でのヒステリシス特性である。
圧／分極特性図を示す。強誘電体薄膜は、図３に示すよ
うにヒステリシス特性を有している。そして、電圧を印
加しない状態すなわちＶ＝０（Ｖ）の状態での残留分極
Ｐｒが「正」であるか「負」であるかによって、データ
を記憶することができる。図４は、不揮発性強誘電体メ
モリの強誘電体メモリセルとしては好ましくないヒステ
リシス特性図である。すなわち残留分極Ｐｒが非常に小
さく、その結果、センスアンプによる読み出しマージン
が低下する、外部からの撹乱により容易にデータが消失
してしまう等の問題が存在する。図４に示す特性は８０
℃の高温状態でのヒステリシス特性である。
【０００９】次に、図５、図６を用いて強誘電体薄膜を
用いたメモリセル（ここではＦＲＡＭセルという）の書
き込み動作を説明する。ＦＲＡＭセルを用いた不揮発性
強誘電体メモリは、例えば、２つのＭＯＳトランジスタ
Ｑ１、Ｑ２及び２つの強誘電体キャパシタＣ１、Ｃ２に
より一つのＦＲＡＭセルを構成する。そして、図５
（ａ）の状態、すなわちキャパシタＣ１には図中上向き
の矢印に示すように上方向の分極（以下、正分極と称す
る）が、キャパシタＣ２には図中下向きの矢印に示すよ
うに下方向の分極（以下、負分極と称する）が現れてい
る状態を“１”と定義し、図５（ｂ）の状態、即ちキャ
パシタＣ１には負分極が、キャパシタＣ２には正分極が
現れている状態を“０”と定義する。 （“１”書き込み動作）以下、ＦＲＡＭセルに“１”を
書き込む場合のステップを示す。まず、ビット線ＢＬに
５Ｖを印加し、（相補）ビット線 /ＢＬ（「 /」は反転
信号を表わす、以下同様である）には０Ｖを印加する。
そしてワード線ＷＬには７Ｖを印加し、プレート線ＰＬ
には０Ｖを印加する。この状態ではキャパシタＣ１は図
３のａの状態であり、キャパシタＣ２は図３のｂの状態
にある。
用いたメモリセル（ここではＦＲＡＭセルという）の書
き込み動作を説明する。ＦＲＡＭセルを用いた不揮発性
強誘電体メモリは、例えば、２つのＭＯＳトランジスタ
Ｑ１、Ｑ２及び２つの強誘電体キャパシタＣ１、Ｃ２に
より一つのＦＲＡＭセルを構成する。そして、図５
（ａ）の状態、すなわちキャパシタＣ１には図中上向き
の矢印に示すように上方向の分極（以下、正分極と称す
る）が、キャパシタＣ２には図中下向きの矢印に示すよ
うに下方向の分極（以下、負分極と称する）が現れてい
る状態を“１”と定義し、図５（ｂ）の状態、即ちキャ
パシタＣ１には負分極が、キャパシタＣ２には正分極が
現れている状態を“０”と定義する。 （“１”書き込み動作）以下、ＦＲＡＭセルに“１”を
書き込む場合のステップを示す。まず、ビット線ＢＬに
５Ｖを印加し、（相補）ビット線 /ＢＬ（「 /」は反転
信号を表わす、以下同様である）には０Ｖを印加する。
そしてワード線ＷＬには７Ｖを印加し、プレート線ＰＬ
には０Ｖを印加する。この状態ではキャパシタＣ１は図
３のａの状態であり、キャパシタＣ２は図３のｂの状態
にある。
【００１０】次に、プレート線ＰＬを５Ｖにする。この
結果、キャパシタＣ１は、図３のｂの状態になり、キャ
パシタＣ２は図３のｃの状態になる。次に、プレート線
ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図３
のａの状態になり、キャパシタＣ２は図３のｄの状態に
なる。図６に書き込み時のプレート線ＰＬの電位（ＶP
L）の変化を示す。以上のようにして、図５（ａ）の状
態、すなわちキャパシタＣ１には正分極が現れ、キャパ
シタＣ２には負分極が現れて“１”書き込みが実現され
る。 （“０”書き込み動作）以下、ＦＲＡＭセルに“０”を
書き込む場合のステップを示す。まず、ビット線ＢＬに
０Ｖを印加し、ビット線 /ＢＬには５Ｖを印加する。そ
してワード線ＷＬには７Ｖを印加し、プレート線ＰＬに
は０Ｖを印加する。この状態では、キャパシタＣ１が図
３のｂの状態にあり、キャパシタＣ２が図３のａの状態
にある。次に、プレート線ＰＬを５Ｖにする。この結
果、キャパシタＣ１は、図３のｃの状態になり、キャパ
シタＣ２は、図３のｂの状態になる。次に、プレート線
ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図３
のｄの状態になり、キャパシタＣ２は、図３のａの状態
になる。
結果、キャパシタＣ１は、図３のｂの状態になり、キャ
パシタＣ２は図３のｃの状態になる。次に、プレート線
ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図３
のａの状態になり、キャパシタＣ２は図３のｄの状態に
なる。図６に書き込み時のプレート線ＰＬの電位（ＶP
L）の変化を示す。以上のようにして、図５（ａ）の状
態、すなわちキャパシタＣ１には正分極が現れ、キャパ
シタＣ２には負分極が現れて“１”書き込みが実現され
る。 （“０”書き込み動作）以下、ＦＲＡＭセルに“０”を
書き込む場合のステップを示す。まず、ビット線ＢＬに
０Ｖを印加し、ビット線 /ＢＬには５Ｖを印加する。そ
してワード線ＷＬには７Ｖを印加し、プレート線ＰＬに
は０Ｖを印加する。この状態では、キャパシタＣ１が図
３のｂの状態にあり、キャパシタＣ２が図３のａの状態
にある。次に、プレート線ＰＬを５Ｖにする。この結
果、キャパシタＣ１は、図３のｃの状態になり、キャパ
シタＣ２は、図３のｂの状態になる。次に、プレート線
ＰＬを０Ｖにする。この結果、キャパシタＣ１は、図３
のｄの状態になり、キャパシタＣ２は、図３のａの状態
になる。
【００１１】以上のようにして、図５（ｂ）の状態、す
なわちキャパシタＣ１には負分極が現れ、キャパシタＣ
２には正分極が現れて“０”書き込みが実現される。以
上のような不揮発性強誘電体メモリは、消費電力が僅少
のため、無電源ＩＤ装置等に用いられる。無電源ＩＤ装
置とは、外部から電波を受信し、この電波を整流して得
られた直流電圧を電源として用いると共に、この電波搬
送信号とされた情報を受信・検波して外部とデータの入
出力を行う。無電源ＩＤ装置には電波の送信回路も搭載
されるのが通常である。以上のように構成すると、ＩＤ
カードを無電源で構成でき、外部との情報のやりとりも
親機と全く無接触で行うことが可能となる。以上のよう
な無電源ＩＤカードは免許証、商品タグ、身分証明書、
定期券、スキー場のリフト券等に応用が期待されてい
る。次に、図７及び図８に不揮発性強誘電体メモリのＦ
ＲＡＭセルアレイと周辺回路との配置を示す。ＦＲＡＭ
セルアレイ３１〜３４は、並列して配置され、ワード線
選択回路（ロウデコーダＲＤ）４０は、これらに共用さ
れている。複数のＦＲＡＭセルアレイ３１〜３４を大き
く２分割したときに、中央部にロウデコーダ４０が配置
され、これに複数のワード線ＷＬが配線されている。そ
して、左右に分かれて配置されているＦＲＡＭセルアレ
イをさらに分割してプレート線選択回路（プレートデコ
ーダＰＤ）３５、３６がそれぞれ配置され、このプレー
トデコーダ３５、３６からそれぞれプレート線ＰＬ（Ｐ
Ｌ１、ＰＬ２、ＰＬ３、ＰＬ４）が配線されている。ワ
ード線ＷＬは、外部から入力されたアドレス信号に応じ
てロウデコーダ４０によって選択される。プレート線Ｐ
Ｌは、各ＦＲＡＭセルアレイ毎に分割して設けられてお
り、プレートデコーダ３５、３６によって図６のように
駆動される。
なわちキャパシタＣ１には負分極が現れ、キャパシタＣ
２には正分極が現れて“０”書き込みが実現される。以
上のような不揮発性強誘電体メモリは、消費電力が僅少
のため、無電源ＩＤ装置等に用いられる。無電源ＩＤ装
置とは、外部から電波を受信し、この電波を整流して得
られた直流電圧を電源として用いると共に、この電波搬
送信号とされた情報を受信・検波して外部とデータの入
出力を行う。無電源ＩＤ装置には電波の送信回路も搭載
されるのが通常である。以上のように構成すると、ＩＤ
カードを無電源で構成でき、外部との情報のやりとりも
親機と全く無接触で行うことが可能となる。以上のよう
な無電源ＩＤカードは免許証、商品タグ、身分証明書、
定期券、スキー場のリフト券等に応用が期待されてい
る。次に、図７及び図８に不揮発性強誘電体メモリのＦ
ＲＡＭセルアレイと周辺回路との配置を示す。ＦＲＡＭ
セルアレイ３１〜３４は、並列して配置され、ワード線
選択回路（ロウデコーダＲＤ）４０は、これらに共用さ
れている。複数のＦＲＡＭセルアレイ３１〜３４を大き
く２分割したときに、中央部にロウデコーダ４０が配置
され、これに複数のワード線ＷＬが配線されている。そ
して、左右に分かれて配置されているＦＲＡＭセルアレ
イをさらに分割してプレート線選択回路（プレートデコ
ーダＰＤ）３５、３６がそれぞれ配置され、このプレー
トデコーダ３５、３６からそれぞれプレート線ＰＬ（Ｐ
Ｌ１、ＰＬ２、ＰＬ３、ＰＬ４）が配線されている。ワ
ード線ＷＬは、外部から入力されたアドレス信号に応じ
てロウデコーダ４０によって選択される。プレート線Ｐ
Ｌは、各ＦＲＡＭセルアレイ毎に分割して設けられてお
り、プレートデコーダ３５、３６によって図６のように
駆動される。
【００１２】また、センスアンプ回路（Ｓ／Ａ）４１〜
４４は、各ＦＲＡＭセルアレイ毎に設けられており、読
み出し時にビット線に現れた微小電位差を増幅する。カ
ラムゲート回路（図示しない）は、カラム選択線に基づ
きデータ線とビット線とを選択的に接続する。カラムデ
コーダ（ＣＤ）５６は、外部から入力されたアドレス信
号に応じてカラム選択線（図示しない）を選択する。デ
ータ線センスアンプ回路（図示しない）は、データ線上
のデータを増幅する。図９に示す回路は、本発明に関わ
るプレートデコーダである。プレートデコーダは、ＮＡ
ＮＤ回路とこのＮＡＮＤ回路の出力信号が入力されるイ
ンバータ回路とから構成され、このインバータ回路は、
プレート電圧（ＶPL）として電源電圧（Ｖcc）を供給す
る。ＮＡＮＤ回路の入力信号として、φ６信号は、 /Ｃ
Ｅ(Chip Enable信号) （ＤＲＡＭならば /ＲＡＳ）から
の遅延信号及びパルスを持った信号である（図１０参
照）。Ｙα信号は、一部のアドレス信号で行方向に関わ
るアドレスである。例えば、アドレスｉ、ｊという２つ
が有ると、アドレスバッファによってＡic／ /Ａic、Ａ
jc／ /Ａjcという相補的な信号が生成される（図１１参
照）。さらに、ＷＬは、それぞれに対応するワード線を
示している。ここで、例えば、図７及び図８に示すＦＲ
ＡＭセルアレイでは、１本のワード線ＷＬに対して４本
の分割されたプレート線ＰＬが存在している。そこで、
アドレス信号Ｙαによって４本のプレート線から１本が
選択されることとなる。これによって今までのプレート
線より少なくとも１／４の容量となるため、プレート線
のデコードが高速になり誤動作を防ぐことができる。
４４は、各ＦＲＡＭセルアレイ毎に設けられており、読
み出し時にビット線に現れた微小電位差を増幅する。カ
ラムゲート回路（図示しない）は、カラム選択線に基づ
きデータ線とビット線とを選択的に接続する。カラムデ
コーダ（ＣＤ）５６は、外部から入力されたアドレス信
号に応じてカラム選択線（図示しない）を選択する。デ
ータ線センスアンプ回路（図示しない）は、データ線上
のデータを増幅する。図９に示す回路は、本発明に関わ
るプレートデコーダである。プレートデコーダは、ＮＡ
ＮＤ回路とこのＮＡＮＤ回路の出力信号が入力されるイ
ンバータ回路とから構成され、このインバータ回路は、
プレート電圧（ＶPL）として電源電圧（Ｖcc）を供給す
る。ＮＡＮＤ回路の入力信号として、φ６信号は、 /Ｃ
Ｅ(Chip Enable信号) （ＤＲＡＭならば /ＲＡＳ）から
の遅延信号及びパルスを持った信号である（図１０参
照）。Ｙα信号は、一部のアドレス信号で行方向に関わ
るアドレスである。例えば、アドレスｉ、ｊという２つ
が有ると、アドレスバッファによってＡic／ /Ａic、Ａ
jc／ /Ａjcという相補的な信号が生成される（図１１参
照）。さらに、ＷＬは、それぞれに対応するワード線を
示している。ここで、例えば、図７及び図８に示すＦＲ
ＡＭセルアレイでは、１本のワード線ＷＬに対して４本
の分割されたプレート線ＰＬが存在している。そこで、
アドレス信号Ｙαによって４本のプレート線から１本が
選択されることとなる。これによって今までのプレート
線より少なくとも１／４の容量となるため、プレート線
のデコードが高速になり誤動作を防ぐことができる。
【００１３】次に、図１を参照して本発明の強誘電体メ
モリに設けられたセルスクリーニングに用いられるテス
ト回路を説明する。図１中の１は、強誘電体メモリに接
続したテスト回路の等価回路である。図１には、図７及
び図８に示されたＦＲＡＭセルアレイの一部が詳細に記
載されている。ＦＲＡＭセルアレイ３１は、行列状に配
置されたＦＲＡＭセル３０を含み、同一列に配置された
ＦＲＡＭセルは、同一ビット線対（ＢＬｎ； /ＢＬｎ）
（ｎ＝１、２、・・・）に接続され、同一行に配置され
たＦＲＡＭセルは、同一ワード線ＷＬｎ（ｎ＝１、２、
・・・）、プレート線ＰＬｎ（ｎ＝１、２、・・・）に
接続されている。ＦＲＡＭセル３０は、図５に示す通り
であり、直列に接続された強誘電体キャパシタとＮＭＯ
Ｓトランジスタの２対の素子から構成されている。ビッ
ト線ＢＬ０、 /ＢＬ０、ＢＬ１、 /ＢＬ１、・・・は、
ＮＭＯＳトランジスタのソース／ドレインの一方に接続
され、ワード線ＷＬ０、 /ＷＬ０、ＷＬ１、 /ＷＬ１、
・・・は、ゲートに接続されている。そして、プレート
線ＰＬは、強誘電体キャパシタの電極の一方（図２の下
層電極１５）に接続されている。前記ビット線ＢＬ０、
/ＢＬ０、ＢＬ１、 /ＢＬ１、・・・の各一端には、そ
れぞれビット線選択用ＮＭＯＳトランジスタ４、５、
６、７、・・・のソース／ドレインが接続されている。
このトランジスタのゲートは、テスト回路１の出力線
（以下、テストダミーワード線ＴＤＷＬという）に共通
接続されている。
モリに設けられたセルスクリーニングに用いられるテス
ト回路を説明する。図１中の１は、強誘電体メモリに接
続したテスト回路の等価回路である。図１には、図７及
び図８に示されたＦＲＡＭセルアレイの一部が詳細に記
載されている。ＦＲＡＭセルアレイ３１は、行列状に配
置されたＦＲＡＭセル３０を含み、同一列に配置された
ＦＲＡＭセルは、同一ビット線対（ＢＬｎ； /ＢＬｎ）
（ｎ＝１、２、・・・）に接続され、同一行に配置され
たＦＲＡＭセルは、同一ワード線ＷＬｎ（ｎ＝１、２、
・・・）、プレート線ＰＬｎ（ｎ＝１、２、・・・）に
接続されている。ＦＲＡＭセル３０は、図５に示す通り
であり、直列に接続された強誘電体キャパシタとＮＭＯ
Ｓトランジスタの２対の素子から構成されている。ビッ
ト線ＢＬ０、 /ＢＬ０、ＢＬ１、 /ＢＬ１、・・・は、
ＮＭＯＳトランジスタのソース／ドレインの一方に接続
され、ワード線ＷＬ０、 /ＷＬ０、ＷＬ１、 /ＷＬ１、
・・・は、ゲートに接続されている。そして、プレート
線ＰＬは、強誘電体キャパシタの電極の一方（図２の下
層電極１５）に接続されている。前記ビット線ＢＬ０、
/ＢＬ０、ＢＬ１、 /ＢＬ１、・・・の各一端には、そ
れぞれビット線選択用ＮＭＯＳトランジスタ４、５、
６、７、・・・のソース／ドレインが接続されている。
このトランジスタのゲートは、テスト回路１の出力線
（以下、テストダミーワード線ＴＤＷＬという）に共通
接続されている。
【００１４】本発明の強誘電体メモリは、さらに、４つ
のテストパッドＴ１〜Ｔ４を有し、テスト回路１は、ソ
ースとバックゲートが接続されたＰＭＯＳトランジスタ
２と、ドレインがＰＭＯＳトランジスタ２のドレインに
接続され、ソースが接地電位に接続され、かつゲートが
ＰＭＯＳトランジスタ２のゲートに接続されたＮＭＯＳ
トランジスタ３から構成されている。第１のテストパッ
ド（外部端子）Ｔ１は、ＰＭＯＳトランジスタ２のソー
ス及びバックゲートに電気的に接続されている。第２の
テストパッド（外部端子）Ｔ２は、ＰＭＯＳトランジス
タ２とＮＭＯＳトランジスタ３のゲートに電気的に接続
されている。第３のテストパッドＴ３は、ビット線ＢＬ
０、ＢＬ１、・・・の各一端に接続されたＮＭＯＳトラ
ンジスタ４、６、・・・の前記ビット線に接続されてい
ないソース／ドレインに接続されている。第４のテスト
パッドＴ４は、ビット線 /ＢＬ０、 /ＢＬ１、・・・の
各一端に接続されたＮＭＯＳトランジスタ５、７、・・
・の前記ビット線に接続されていないソース／ドレイン
に接続されている。このように、本発明のテストを実現
するためには、４つのテストパッドが設けられている。
そして、第１のパッドＴ１を“Ｌ”レベル、第２のテス
トパッドＴ２を“ＨＶ”レベル（ＶCCより高いレベ
ル）、第３及び第４のテストパッドＴ３、Ｔ４をそれぞ
れ“Ｌ”レベル、“Ｈ”レベルもしくはその逆にする。
すると、テストダミーワード線ＴＤＷＬがＨＶレベルの
電位になり、テスト回路１の出力信号ＴＤＷＬは、ＭＯ
Ｓトランジスタ４、５、・・・のゲートに入る。この結
果、これらのＭＯＳトランジスタがオンして、第３及び
第４のテストパッドＴ３、Ｔ４の電位がビット線ＢＬ
０、 /ＢＬ０、ＢＬ１、 /ＢＬ１、・・・に流れてセル
スクリーニングが行われる。このテストモードにおい
て、全ワード線は選択され、全ＦＲＡＭセルにデータを
書く。その際、センスアンプ回路、ＣＳＬ（Ｃｏｌｕｍ
ｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）などが動作するのは不都
合であるのでテストモードに入ったら停止する回路構成
にする必要がある。
のテストパッドＴ１〜Ｔ４を有し、テスト回路１は、ソ
ースとバックゲートが接続されたＰＭＯＳトランジスタ
２と、ドレインがＰＭＯＳトランジスタ２のドレインに
接続され、ソースが接地電位に接続され、かつゲートが
ＰＭＯＳトランジスタ２のゲートに接続されたＮＭＯＳ
トランジスタ３から構成されている。第１のテストパッ
ド（外部端子）Ｔ１は、ＰＭＯＳトランジスタ２のソー
ス及びバックゲートに電気的に接続されている。第２の
テストパッド（外部端子）Ｔ２は、ＰＭＯＳトランジス
タ２とＮＭＯＳトランジスタ３のゲートに電気的に接続
されている。第３のテストパッドＴ３は、ビット線ＢＬ
０、ＢＬ１、・・・の各一端に接続されたＮＭＯＳトラ
ンジスタ４、６、・・・の前記ビット線に接続されてい
ないソース／ドレインに接続されている。第４のテスト
パッドＴ４は、ビット線 /ＢＬ０、 /ＢＬ１、・・・の
各一端に接続されたＮＭＯＳトランジスタ５、７、・・
・の前記ビット線に接続されていないソース／ドレイン
に接続されている。このように、本発明のテストを実現
するためには、４つのテストパッドが設けられている。
そして、第１のパッドＴ１を“Ｌ”レベル、第２のテス
トパッドＴ２を“ＨＶ”レベル（ＶCCより高いレベ
ル）、第３及び第４のテストパッドＴ３、Ｔ４をそれぞ
れ“Ｌ”レベル、“Ｈ”レベルもしくはその逆にする。
すると、テストダミーワード線ＴＤＷＬがＨＶレベルの
電位になり、テスト回路１の出力信号ＴＤＷＬは、ＭＯ
Ｓトランジスタ４、５、・・・のゲートに入る。この結
果、これらのＭＯＳトランジスタがオンして、第３及び
第４のテストパッドＴ３、Ｔ４の電位がビット線ＢＬ
０、 /ＢＬ０、ＢＬ１、 /ＢＬ１、・・・に流れてセル
スクリーニングが行われる。このテストモードにおい
て、全ワード線は選択され、全ＦＲＡＭセルにデータを
書く。その際、センスアンプ回路、ＣＳＬ（Ｃｏｌｕｍ
ｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）などが動作するのは不都
合であるのでテストモードに入ったら停止する回路構成
にする必要がある。
【００１５】ここで、ＦＲＡＭセルアレイに用いられる
センスアンプの詳細を図１２に示す。図１２は、ＦＲＡ
Ｍセルアレイと周辺回路との配置を示す回路図である。
図１２には、ＦＲＡＭセルアレイ３１、センスアンプ回
路４１、カラムゲート回路５１の詳細が示されている。
センスアンプ回路４１は、複数のセンスアンプ４１１か
ら構成され、単独のセンスアンプは、交差接続されたＰ
型の二つのＭＯＳトランジスタと、交差接続されたＮ型
の二つのＭＯＳトランジスタとから構成される。このセ
ンスアンプ４１１は、Ｐ型センスアンプ駆動線ＳＡＰ及
びＮ型センスアンプ駆動線 /ＳＡＮによって駆動制御さ
れる。また、ビット対毎に２つのＮＭＯＳトランジスタ
からなるイコライズ回路４１２が接続され、イコライズ
選択線ＥＱにより制御される。カラムゲート回路５１
は、ビット線毎に接続されたカラムゲートから構成され
各カラムゲートは、２つのＭＯＳトランジスタから構成
される。これらのＭＯＳトランジスタは、カラム選択線
ＣＳＬ１、ＣＳＬ２によって選択駆動される。前述のセ
ンスアンプ回路、ＣＳＬがテストモードに入ったら停止
するテストモード選択回路を図１３に示す。テストモー
ドにおいて、センスアンプを駆動させる信号ＳＡＮ、Ｓ
ＡＰを第１のテストパッドＴ１で停止させ、さらに、Ｃ
ＳＬを駆動させるＣＥＮＢ（Ｃｏｌｕｍｎ Ｅｎａｂｌ
ｅ）信号を同様に第１のテストパッドＴ１で停止させ
る。
センスアンプの詳細を図１２に示す。図１２は、ＦＲＡ
Ｍセルアレイと周辺回路との配置を示す回路図である。
図１２には、ＦＲＡＭセルアレイ３１、センスアンプ回
路４１、カラムゲート回路５１の詳細が示されている。
センスアンプ回路４１は、複数のセンスアンプ４１１か
ら構成され、単独のセンスアンプは、交差接続されたＰ
型の二つのＭＯＳトランジスタと、交差接続されたＮ型
の二つのＭＯＳトランジスタとから構成される。このセ
ンスアンプ４１１は、Ｐ型センスアンプ駆動線ＳＡＰ及
びＮ型センスアンプ駆動線 /ＳＡＮによって駆動制御さ
れる。また、ビット対毎に２つのＮＭＯＳトランジスタ
からなるイコライズ回路４１２が接続され、イコライズ
選択線ＥＱにより制御される。カラムゲート回路５１
は、ビット線毎に接続されたカラムゲートから構成され
各カラムゲートは、２つのＭＯＳトランジスタから構成
される。これらのＭＯＳトランジスタは、カラム選択線
ＣＳＬ１、ＣＳＬ２によって選択駆動される。前述のセ
ンスアンプ回路、ＣＳＬがテストモードに入ったら停止
するテストモード選択回路を図１３に示す。テストモー
ドにおいて、センスアンプを駆動させる信号ＳＡＮ、Ｓ
ＡＰを第１のテストパッドＴ１で停止させ、さらに、Ｃ
ＳＬを駆動させるＣＥＮＢ（Ｃｏｌｕｍｎ Ｅｎａｂｌ
ｅ）信号を同様に第１のテストパッドＴ１で停止させ
る。
【００１６】図７及び図８に示すロウデコーダの詳細な
回路図を図１４に示す。ロウデコーダは、ワード線の選
択を行う回路である。行アドレスをプリデコードした信
号Ｘαｊ、Ｘαｋ、Ｘαｌにより１組のデコーダが選択
される。１組のデコーダには４本のワード線が接続さ
れ、信号ＷＤＲＶｉ〜ｌによってこの内１本が選択され
る。さらに、全ワード線を選択するためにロウデコーダ
はすべて選択された状態にする。そのために用いられる
ロウデコーダ選択回路を図１５に示す。この回路を用い
るとテストモードに入るＴ１が“Ｌ”レベルになると、
どんなアドレスが入ってきてもアドレスはすべて“Ｈ”
レベルとなってワード線が選択されるようになってい
る。なお、ワード線はチップ単位で、例えば、図８に示
される４つのセルアレイブロック内の全ワード線が選択
されても良いし、セルアレイブロック単位で４つのセル
アレイブロック毎にセルアレイブロック内の全ワード線
を順次選択しても構わない。また、図１に示されるよう
なテスト回路及び第１〜第４のテストパッドについて
も、全てのセルアレイブロックで共通化するか、あるい
は各セルアレイブロック毎に付設することができ、テス
トモードの際に同時に選択されるワード線の単位に応じ
ていずれかに設定すれば良い。
回路図を図１４に示す。ロウデコーダは、ワード線の選
択を行う回路である。行アドレスをプリデコードした信
号Ｘαｊ、Ｘαｋ、Ｘαｌにより１組のデコーダが選択
される。１組のデコーダには４本のワード線が接続さ
れ、信号ＷＤＲＶｉ〜ｌによってこの内１本が選択され
る。さらに、全ワード線を選択するためにロウデコーダ
はすべて選択された状態にする。そのために用いられる
ロウデコーダ選択回路を図１５に示す。この回路を用い
るとテストモードに入るＴ１が“Ｌ”レベルになると、
どんなアドレスが入ってきてもアドレスはすべて“Ｈ”
レベルとなってワード線が選択されるようになってい
る。なお、ワード線はチップ単位で、例えば、図８に示
される４つのセルアレイブロック内の全ワード線が選択
されても良いし、セルアレイブロック単位で４つのセル
アレイブロック毎にセルアレイブロック内の全ワード線
を順次選択しても構わない。また、図１に示されるよう
なテスト回路及び第１〜第４のテストパッドについて
も、全てのセルアレイブロックで共通化するか、あるい
は各セルアレイブロック毎に付設することができ、テス
トモードの際に同時に選択されるワード線の単位に応じ
ていずれかに設定すれば良い。
【００１７】以上のように、本発明では、セルスクリー
ニング用テスト回路を用いることにより、強誘電体メモ
リ特有のインプリント特性をスクリーニングし、データ
が書き換えられた後にリストアされることを防いで、す
べてのＦＲＡＭセルに同等のスクリーニングを行うこと
ができる。以上の発明の実施の形態ではＰＺＴ強誘電体
膜を例にとって説明したが、本発明はこれに限るもので
はなく、例えば、ＢａＴｉＯ3 （ＢＴＯ）膜等にも適用
可能である。また、当然のことながらＰＬＺＴ膜、Ｌｉ
ＮｂＯ3 膜、Ｋ3 Ｌｉ2 Ｎｂ5 Ｏ15膜も適用可能であ
る。次に、強誘電体薄膜製造プロセスを説明する。強誘
電体薄膜の製造には、例えば、ゾル・ゲル法、スパッタ
法、ＭＯＣＶＤ法等が用いられる。本発明と組み合わせ
てより顕著な効果が得られるのはゾル・ゲル法及びスパ
ッタ法である。ゾルゲル法又はＭＯＤ法は、有機金属化
合物などをソース原料とする溶液をディッピングやスピ
ンコートにより基板上に塗布し、それを熱分解して得る
方法である。これは、大気中でも成膜が可能であり、膜
の大面積化が容易である。
ニング用テスト回路を用いることにより、強誘電体メモ
リ特有のインプリント特性をスクリーニングし、データ
が書き換えられた後にリストアされることを防いで、す
べてのＦＲＡＭセルに同等のスクリーニングを行うこと
ができる。以上の発明の実施の形態ではＰＺＴ強誘電体
膜を例にとって説明したが、本発明はこれに限るもので
はなく、例えば、ＢａＴｉＯ3 （ＢＴＯ）膜等にも適用
可能である。また、当然のことながらＰＬＺＴ膜、Ｌｉ
ＮｂＯ3 膜、Ｋ3 Ｌｉ2 Ｎｂ5 Ｏ15膜も適用可能であ
る。次に、強誘電体薄膜製造プロセスを説明する。強誘
電体薄膜の製造には、例えば、ゾル・ゲル法、スパッタ
法、ＭＯＣＶＤ法等が用いられる。本発明と組み合わせ
てより顕著な効果が得られるのはゾル・ゲル法及びスパ
ッタ法である。ゾルゲル法又はＭＯＤ法は、有機金属化
合物などをソース原料とする溶液をディッピングやスピ
ンコートにより基板上に塗布し、それを熱分解して得る
方法である。これは、大気中でも成膜が可能であり、膜
の大面積化が容易である。
【００１８】スパッタ法は、薄膜となるべき材料のター
ゲットに、グロー放電中でイオン化したガス（Ａｒガス
など）を衝突させて叩き出した粒子を基板に堆積させる
方法であり、真空蒸着法では作りにくい高融点材料など
の膜形成が可能である。この成膜法には直流スパッタ、
高周波（ＲＦ）スパッタ、マグネトロンスパッタ、イオ
ンビームスパッタ、反応性スパッタ、レーザアブレーシ
ョンなどがある。ターゲットとしては焼結体又は粉末を
用い、アルゴンと酸素雰囲気でスパッタする。ターゲッ
トの近傍にマグネットを置くと、スパッタイオンは、そ
の磁場に拘束され、低ガス圧（〜１０-4Ｔｏｒｒ）でス
パッタが可能になり、膜成長速度を数倍高めることにな
る。
ゲットに、グロー放電中でイオン化したガス（Ａｒガス
など）を衝突させて叩き出した粒子を基板に堆積させる
方法であり、真空蒸着法では作りにくい高融点材料など
の膜形成が可能である。この成膜法には直流スパッタ、
高周波（ＲＦ）スパッタ、マグネトロンスパッタ、イオ
ンビームスパッタ、反応性スパッタ、レーザアブレーシ
ョンなどがある。ターゲットとしては焼結体又は粉末を
用い、アルゴンと酸素雰囲気でスパッタする。ターゲッ
トの近傍にマグネットを置くと、スパッタイオンは、そ
の磁場に拘束され、低ガス圧（〜１０-4Ｔｏｒｒ）でス
パッタが可能になり、膜成長速度を数倍高めることにな
る。
【００１９】強誘電体膜の微細構造と特性は、スパッタ
条件（スパッタ電圧、ガス組成とガス圧、膜形成速度、
基板材料、基板温度など）に依存する。ＣＶＤの基本
は、薄膜にしたい元素の化合物のうちでガスになるもの
を高温炉の中に導入して、基板表面に堆積させて膜形成
することにあり、これにより基板表面で平衡状態で成膜
されるため、より均質な結晶膜が得られる可能性があ
る。ＭＯＣＶＤは、原料としてアセチルアセトナトやア
ルコキシドなどの有機金属から強誘電体膜が形成されて
いる。本発明は、上記したような半導体基板上にＦＲＡ
Ｍセルを形成する場合に限らず、ＳＯＩなどのように絶
縁基板上の半導体層上にＦＲＡＭセルを形成する場合に
も適用することが可能である。また、本発明は、前記実
施例の他種々変形して実施することが可能である。
条件（スパッタ電圧、ガス組成とガス圧、膜形成速度、
基板材料、基板温度など）に依存する。ＣＶＤの基本
は、薄膜にしたい元素の化合物のうちでガスになるもの
を高温炉の中に導入して、基板表面に堆積させて膜形成
することにあり、これにより基板表面で平衡状態で成膜
されるため、より均質な結晶膜が得られる可能性があ
る。ＭＯＣＶＤは、原料としてアセチルアセトナトやア
ルコキシドなどの有機金属から強誘電体膜が形成されて
いる。本発明は、上記したような半導体基板上にＦＲＡ
Ｍセルを形成する場合に限らず、ＳＯＩなどのように絶
縁基板上の半導体層上にＦＲＡＭセルを形成する場合に
も適用することが可能である。また、本発明は、前記実
施例の他種々変形して実施することが可能である。
【００２０】
【発明の効果】以上、本発明の強誘電体メモリ及びその
スクリーニンン方法は、インプリント特性を高速でスク
リーニングすることを可能とし、正しくスクリーニング
することで、より信頼性の高い強誘電体メモリを提供す
ることができる。
スクリーニンン方法は、インプリント特性を高速でスク
リーニングすることを可能とし、正しくスクリーニング
することで、より信頼性の高い強誘電体メモリを提供す
ることができる。
【図１】本発明の強誘電体メモリセル（ＦＲＡＭセル）
及びテスト回路の等価回路図。
及びテスト回路の等価回路図。
【図２】本発明の強誘電体メモリセルの断面図。
【図３】強誘電体薄膜の印加電圧／分極特性を示す特性
図。
図。
【図４】ＦＲＡＭセルとして好ましくない状態のヒステ
リシス特性図。
リシス特性図。
【図５】書き込み動作を説明するＦＲＡＭセルの回路
図。
図。
【図６】ＦＲＡＭセルの書き込み時のプレート電極ＰＬ
の電位変化図。
の電位変化図。
【図７】本発明のＦＲＡＭセルアレイと周辺回路との配
置を示すブロック図。
置を示すブロック図。
【図８】本発明のＦＲＡＭセルアレイと周辺回路との配
置を示すブロック図。
置を示すブロック図。
【図９】本発明に用いるプレートデコーダの回路図。
【図１０】本発明のプレートデコーダの入力信号を形成
する回路の回路図。
する回路の回路図。
【図１１】本発明のプレートデコーダの入力信号を形成
する回路の回路図。
する回路の回路図。
【図１２】本発明のＦＲＡＭセルアレイとセンスアンプ
との配置を示す回路図。
との配置を示す回路図。
【図１３】本発明に用いるテストモード選択回路の回路
図。
図。
【図１４】本発明に用いるロウデコーダの回路図。
【図１５】本発明に用いるロウデコーダ選択回路の回路
図。
図。
【図１６】従来のＦＲＡＭセルと周辺回路との配置の一
部を示すブロック図。
部を示すブロック図。
１・・・テスト回路、 ２・・・ＰＭＯＳトランジス
タ、３〜７・・・ＮＭＯＳトランジスタ、 １１・・
・ドレイン領域、１２・・・ソース領域、 １３・・
・素子分離絶縁膜、１４、１８・・・層間絶縁膜、
１５・・・下層電極、１６・・・強誘電体膜（ＰＺＴ
膜）、 １７・・・上層電極、１９・・・接続配線、
２０・・・ゲート電極、２１・・・ゲート絶縁膜、
２２・・・コンタクトホール、３０・・・ＦＲＡＭ
セル、 ３１・・・ＦＲＡＭセルアレイ、３５、３
６、３８・・・プレート線選択回路、４０・・・ロウデ
コーダ回路、４１、４２、４３、４４・・・センスアン
プ回路、５１・・・カラムゲート回路、 ５６・・・
カラムデコード回路、４１１・・・センスアンプ、
４１２・・・イコライズ回路。
タ、３〜７・・・ＮＭＯＳトランジスタ、 １１・・
・ドレイン領域、１２・・・ソース領域、 １３・・
・素子分離絶縁膜、１４、１８・・・層間絶縁膜、
１５・・・下層電極、１６・・・強誘電体膜（ＰＺＴ
膜）、 １７・・・上層電極、１９・・・接続配線、
２０・・・ゲート電極、２１・・・ゲート絶縁膜、
２２・・・コンタクトホール、３０・・・ＦＲＡＭ
セル、 ３１・・・ＦＲＡＭセルアレイ、３５、３
６、３８・・・プレート線選択回路、４０・・・ロウデ
コーダ回路、４１、４２、４３、４４・・・センスアン
プ回路、５１・・・カラムゲート回路、 ５６・・・
カラムデコード回路、４１１・・・センスアンプ、
４１２・・・イコライズ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１ Ｇ１１Ｃ 11/34 ３７１Ａ 27/108 Ｈ０１Ｌ 27/10 ６５１ 21/8242 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 田中 寿実夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内
Claims (7)
- 【請求項１】 電極間誘電体に強誘電体膜を用いる情報
記憶キャパシタと電荷転送用トランジスタとが直列に接
続されてなるメモリセルが行列状に配置されたメモリセ
ルアレイと、 それぞれ同一行のメモリセルのトランジスタのゲートに
共通に接続された複数本のワード線と、 それぞれ同一行のメモリセルのキャパシタの対向電極に
共通に接続され、かつ前記ワード線と実質的に平行に配
置された複数本のプレート線と、 それぞれ同一行のメモリセルのトランジスタの一端に共
通に接続され、かつ前記ワード線及びプレート線とは実
質的に直交している複数本のビット線と、 セルスクリーニング用テスト回路と、 それぞれソース又はドレインが前記ビット線の一端に接
続され、ドレイン又はソースが共通のテスト外部端子に
接続され、かつゲートが前記テスト回路の出力に共通接
続されている複数のビット線選択用トランジスタとを具
備してなることを特徴とする強誘電体メモリ。 - 【請求項２】 前記ビット線は、複数のビット線対から
なり、このビット線対を構成するビット線と相補ビット
線とは前記ビット線選択用トランジスタを介して互いに
異なる前記共通のテスト外部端子に接続されていること
を特徴とする請求項１に記載の強誘電体メモリ。 - 【請求項３】 前記セルスクリーニング用テスト回路
は、ソース又はドレイン及びバックゲートが第１の接続
端子に接続され、ゲートが第２の外部端子に接続され、
ドレイン又はソースが出力となるＰＭＯＳトランジスタ
と、ソース又はドレインが接地電位に接続され、ゲート
が前記第２の外部端子に接続され、ドレイン又はソース
が出力となるＮＭＯＳトランジスタとからなることを特
徴とする請求項１に記載の強誘電体メモリ。 - 【請求項４】 前記プレート線は、対応する前記ワード
線１本に対し複数本設けられていることを特徴とする請
求項１乃至請求項３のいずれかに記載の強誘電体メモ
リ。 - 【請求項５】 前記テスト回路のテスト端子及び前記共
通の外部端子に信号を加えてこのセルスクリーニング用
テスト回路を駆動するステップと、 前記ワード線を複数本選択し、選択された複数本のワー
ド線に接続する全メモリセルにデータを書き込むステッ
プとを備えていることを特徴とする請求項１乃至請求項
４のいずれかに記載の強誘電体メモリをスクリーニング
する方法。 - 【請求項６】 前記ワード線は全て選択されるか、もし
くはメモリセルアレイブロック単位で選択されることを
特徴とする請求項５に記載の強誘電体メモリスクリーニ
ング方法。 - 【請求項７】 前記ビット線の電位増幅作用を停止さ
せ、カラム系回路を停止させることを特徴とする請求項
５又は請求項６に記載の強誘電体メモリスクリーニング
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9299402A JPH11120797A (ja) | 1997-10-15 | 1997-10-15 | 強誘電体メモリ及びそのスクリーニング方法 |
| US09/170,104 US6046926A (en) | 1997-10-15 | 1998-10-13 | Ferroelectric memory and screening method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9299402A JPH11120797A (ja) | 1997-10-15 | 1997-10-15 | 強誘電体メモリ及びそのスクリーニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120797A true JPH11120797A (ja) | 1999-04-30 |
Family
ID=17872101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9299402A Pending JPH11120797A (ja) | 1997-10-15 | 1997-10-15 | 強誘電体メモリ及びそのスクリーニング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6046926A (ja) |
| JP (1) | JPH11120797A (ja) |
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