JPH07109861B2 - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents

電荷転送デバイスを含む半導体装置およびその製造方法

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JPH07109861B2
JPH07109861B2 JP2009577A JP957790A JPH07109861B2 JP H07109861 B2 JPH07109861 B2 JP H07109861B2 JP 2009577 A JP2009577 A JP 2009577A JP 957790 A JP957790 A JP 957790A JP H07109861 B2 JPH07109861 B2 JP H07109861B2
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
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    • H10D84/401—Combinations of FETs or IGBTs with BJTs

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、特に電荷転送デバイスと、バイポーラトラ
ンジスタと、MOSFETとを同一チップ上に集積形成した電
荷転送デバイスを含む半導体装置およびその製造方法に
関する。
（従来の技術） 従来、電荷転送デバイス（CTD）のひとつであるCCDは、
ｎチャネル型MOSFETと共に１チップ上に形成されてい
る。
このような、CCDと共に形成されているｎチャネル型MOS
FETは、CCDディレイラインとCCD駆動回路、サンプルホ
ールド回路、出力回路、クロックドライバー回路等を構
成している。
また、その電源電圧は、12V、あるいは9V仕様であっ
た。最近では、低消費電力化に伴い、MOSFETのCMOS化、
また、同時に、別チップ上に形成されているバイポーラ
ICと電源電圧を揃えるために、電源電圧の5V化が行われ
ている。
しかしながら、電源電圧が5V仕様と低くなってくると、
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。オペアンプの出力の直線性が悪
くなると、ダイソートテスト時において、特性不良によ
り、歩留りが落ちてしまう。
また、CCDを用いたCCDディレイラインにおいては、周知
の如く、信号を遅らせる機能のみであり、この信号を処
理する回路は、ほとんどが別チップ上に形成されている
バイポーラICとなっている。
ここで、CCDと、バイポーラトランジスタとを同一チッ
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。
さらに、CCDの信号を処理するバイポーラICをも同一チ
ップ上に形成すれば、スペースメリット、製造コストダ
ウン、機能拡大、およびシステムの簡略化を達成するこ
とができる。
ところが、CCDが存在していることにより、このCCDの電
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難となっていた。
これは、バイポーラトランジスタが、転送クロックの漏
れの影響を著しく受け、その特性に悪影響を及し、製品
としての信頼性が不充分となってしまうためである。
〔発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、電
荷転送デバイスと、バイポーラトランジスタとを同一チ
ップ上に、製品としての信頼性を低下させることなく共
存させた電荷転送デバイスを含む半導体装置およびその
製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る第１の態様
では、第１導電型の半導体基板の表面上に形成された第
２導電型のエピタキシャル層と、このエピタキシャル層
に、このエピタキシャル層の表面から前記基板の表面に
達するまで形成され、前記エピタキシャル層にバイポー
ラトランジスタ形成領域、MOSFET形成領域および電荷転
送デバイス形成領域の少なくとも３つの領域を区画する
第１導電型の分離領域と、前記電荷転送デバイス形成領
域の、前記エピタキシャル層と前記基板との間に形成さ
れた、前記エピタキシャル層よりも高濃度の第２導電型
の第１の埋込層と、前記MOSFET形成領域の、前記エピタ
キシャル層と前記基板との間に形成された、前記エピタ
キシャル層よりも高濃度の第２導電型の第２の埋込層
と、前記バイポーラトランジスタ形成領域の、前記エピ
タキシャル層と前記基板との間に形成された、前記エピ
タキシャル層よりも高濃度の第２導電型の第３の埋込層
と、前記分離領域によってエピタキシャル層に区画され
た前記電荷転送デバイス形成領域に、前記エピタキシャ
ル層の表面から前記第１の埋込層の表面に達するまで形
成され、かつ前記分離領域から離隔されている、第１導
電型の第１のウェル領域と、前記分離領域によってエピ
タキシャル層に区画されたMOSFET形成領域に、前記エピ
タキシャル層の表面から前記第２の埋込層の表面に達す
るまで形成され、かつ前記分離領域から離隔されてい
る、第１導電型の第２のウェル領域と、前記第１のウェ
ル領域に形成された、電荷転送デバイスと、前記MOSFET
形成領域に形成された、第１導電型のMOSFETと、前記第
２のウェル領域に形成された、第２導電型のMOSFETと、
前記バイポーラトランジスタ形成領域に形成された、前
記エピタキシャル層をコレクタとするバイポーラトラン
ジスタとを具備する。そして、前記分離領域と前記第１
のウェル領域との間に前記第１のウェル領域の側面に沿
って残置されている前記エピタキシャル層に、前記電荷
転送デバイスが発生するノイズを吸収するための電位に
接続されるノイズ吸収用電気的配線を接続したことを特
徴としている。
また、この発明に係る第２の態様では、エピタキシャル
層に電荷転送デバイス形成領域を区画する第２導電型の
第１の深い半導体領域、前記エピタキシャル層に第１導
電型のMOSFET形成領域と第２導電型のMOSFET形成領域と
を区画する第２導電型の第２の深い半導体領域、および
バイポーラトランジスタのコレクタ取り出し領域とる第
２導電型の第３の深い半導体領域をを得るために第２導
電型の第１の不純物を、前記エピタキシャル層に同時に
導入する。この後、熱処理し、前記エピタキシャル層の
表面から前記第１の半導体領域に達する第２導電型の第
１の深い半導体領域と、前記エピタキシャル層の表面か
ら前記第２の半導体領域に達する第２導電型の第２の深
い半導体領域と、前記エピタキシャル層の表面から前記
第３の半導体領域に達する第２導電型の第３の深い半導
体領域とを形成する。そして、前記第１の深い半導体領
域に、前記電荷転送デバイスが発生するノイズを吸収す
るための電位に接続されるノイズ吸収用電気的配線を持
続したことを特徴としている。
（作用） 上記構成を有する電荷転送デバイスを含む半導体装置で
あると、分離領域と第１のウェル領域との間に、第１の
ウェル領域の側面に沿って残置されているエピタキシャ
ル層、あるいは第１の深い半導体領域に、電荷転送デバ
イスが発生するノイズを吸収するための電位に接続され
るノズル吸収用電気的配線が接続されているので、電荷
転送デバイスが、特に電荷を転送する際に発生させるノ
ズルの影響を、バイポーラトランジスタが受け難くする
ことができる。従って、製品としての信頼性が低下され
ることなく、電荷転送デバイスと、バイポーラトランジ
スタと、MOSFETとが同一チップに共存された半導体装置
が得られる。
しかも、上記構成を有する電荷転送デバイスを含む半導
体装置であると、上記ノイズを吸収するための領域が、
分離領域と第１のウェル領域との間に、第１のウェル領
域の側面に沿って残置されたエピタキシャル層により得
られる、あるいは、特にバイポーラトランジスタのコレ
クタ取り出し領域となる第３の深い半導体領域と同時に
形成されるために、上記ノイズを吸収するための領域
を、製造工程を格別増加させることなく、得ることがで
きる。
また、上記構成を有する電荷転送デバイスを含む半導体
装置であると、電荷転送デバイスが形成される領域が、
埋込層によって基板から絶縁されるために、この電荷転
送デバイスが形成される領域の電位を、基板の電位と異
ならせることが可能である。このため、バックゲートの
電位が様々に設定された電荷転送デバイスを、製品とし
ての信頼性が低下されることなく、バイポーラトランジ
スタおよびMOSFETと、同一チップに共存させられるよう
になる。
（実施例） 以下、図面を参照してこの発明の実施例に係わる電荷転
送デバイスを含む半導体装置およびその製造方法につい
て説明する。
まず、第１図（ａ）ないし（ｄ）を参照して、この発明
の第１の実施例に係わる電荷転送デバイスを含む半導体
装置を、その製造方法とともに説明する。
第１図（ａ）ないし（ｄ）は、第１の実施例に係わる装
置を製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、比抵抗25Ω・cmのｐ
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化させることにより、
ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図示せ
ず）を形成する。次いで、CCD形成予定領域、npn型バイ
ポーラトランジスタ形成予定領域、並びにMOSFET形成予
定領域上に存在する上記酸化膜を選択的に除去し、ｐ型
基板１が露出した開孔部（図示せず）を形成する。次い
で、この開孔部から、例えばアンチモンを選択的にｐ型
基板１内に拡散させて、シート抵抗20Ω／□のn+型埋込
層２（21〜23）を形成する。次いで、ホトレジスト（図
示せず）塗布し、これに対して写真蝕刻法により、ｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
次いで、この開孔部から、例えばボロンをイオン注入
し、p+型埋込層３（31、32）を形成する。次いで、上記
ホトレジストを剥離した後、引き続き上記酸化膜を剥離
し、ｐ型基板１上に、リンを含んだ比抵抗５Ω・cm程度
のｎ型エピタキシャル層４を、例えばCVD法により、約
５μｍ成長させる。
次いで、第１図（ｂ）に示すように、ｎ型エピタキシャ
ル層４表面に、温度約1000℃で熱酸化することにより、
その表面に、厚さ500Å程度の酸化膜（図示せず）を形
成する。次いで、ホトレジスト（図示せず）を塗布し、
このホトレジストに対して写真蝕刻法により、npn型バ
イポーラトランジスタのコレクタ取り出し領域形成予定
領域に対応した開孔部（図示せず）を形成する。
次いで、この開孔部から、例えばリンを選択的にｎ型エ
ピタキシャル層４内にイオン注入する。次いで、上記ホ
トレジストを剥離した後、再度ホトレジスト（図示せ
ず）を塗布し、このホトレジストに対して、今度はｐ型
ウェル領域形成予定領域に対応した開孔部を形成する。
次いで、この開孔部から、例えばボロンを選択的にｎ型
エピタキシャル層４内にイオン注入する。次いで、上記
ホトレジストを剥離した後、例えばCVD法により、アン
ドープのCVD酸化膜（図示せず）を、3000Å程度堆積形
成する。次いで、温度1190℃程度でキャップアニールを
行ない、n+型埋込層23に達するn+型コレクト取り出し領
域５、並びにp+型埋込層３に達するｐ型ウェル領域６
（61〜63）を形成する。この時、ｐ型ウェル領域62にあ
っては、n+型埋込層21に達するように形成する。
次いで、第１図（ｃ）に示すように、上記酸化膜を剥離
した後、例えば公知のLOCOS法により、厚さ9000Å程度
のフィールド酸化膜７を形成する。
また、フィールド酸化膜７形成に先立って、これの形成
予定領域に対し、選択的に反転防止用の所定不純物、例
えばボロンおよびリンのイオン注入をそれぞれ行ない、
フィールド酸化膜７直下に図示するような反転防止層８
を形成してもよい。
次いで、温度950℃で熱酸化を行ない、フィールド酸化
膜７によって分離された素子領域表面上に、厚さ700Å
程度の第１ゲート酸化膜９を形成する。次いで、ホトレ
ジスト（図示せず）をマスクにして、例えばリンをCCD
部にイオン注入する。同様に、ホトレジスタ（図示せ
ず）をマスクにして、例えばボロンをCMOS部にイオン注
入する。次いで、例えばCVD法により、第１層ポリシリ
コン層を、厚さ4000Å程度堆積形成する。次いで、第１
層ポリシリコン層を、温度950℃で塩化ホスホリル（POC
l3）を不純物ソースとしたリン拡散を行ない、導体化
（n+型化）する。次いで、写真蝕刻法で得たレジストマ
スク（図示せず）と、RIE法とにより、第１層ポリシリ
コン層を、所定のゲート電極10（101〜103）パターンに
パターニングする。
図中に示すゲート電極10パターンでは、ゲート電極101
がCCDの第１ゲート電極に、ゲート電極102がｐチャネル
型MOSFETのゲート電極に、ゲート電極103がｎチャネル
型MOSFETのゲート電極に、それぞれ対応する。
次いで、第１のゲート酸化膜９を、ゲート電極10パター
ンをマスクにして剥離する。次いで、第１のゲート酸化
膜９が剥離され、素子領域表面が露出した箇所に、温度
950℃で熱酸化を行ない、厚さ700Å程度の第２のゲート
酸化膜11を形成する。次いで、ホトレジスト（図示せ
ず）をマスクに、CCD部の一部領域に、例えばボロンを
イオン注入する。次いで、ホスレジスト（図示せず）を
塗布し、これに対して写真蝕刻法により、npn型バイポ
ーラトランジスタのp-型内部ベース領域形成予定領域に
対応した開孔を形成する。次いで、この開孔部から、例
えばボロンをイオン注入する。次いで、上記ホトレジス
トを剥離した後、温度900℃でアニールし、p-型内部ベ
ース領域12を形成する。
次いで、第１図（ｄ）に示すように、例えばCVD法によ
り、第２層ポリシリコン層を、厚さ4000Å程度堆積形成
する。次いで、第２層ポリシリコン層を、温度950℃で
塩化ホスホリル（POCl3）を不純物ソースとしたリン拡
散を行ない、導体化（n+型化）する。次いで、写真蝕刻
法で得たレジストマスク（図示せず）と、RIE法とによ
り、第２層ポリシリコン層を、所定のCCDの第２ゲート
電極13パターンにパターニングする。次いで、ホトレジ
スト（図示せず）を塗布し、これに対して写真蝕刻法に
より、npn型バイポーラトランジスタのn+型エミッタ領
域形成予定領域、ｎチャネル型MOSFETおよびCCDのn+型
ソース／ドレイン領域形成予定領域等に対応した開孔部
を形成する。次いで、この開孔部から、例えばヒ素をイ
オン注入する。次いで、上記ホトレジストを剥離した
後、温度900℃で熱酸化を行なう。次いで、再度、ホト
レジスト（図示せず）を塗布し、これに対して写真蝕刻
法により、今度はnpn型バイポーラトランジスタのp+型
外部のベース領域形成予定領域、ｐチャネル型MOSFETの
p+型ソース／ドレイン領域形成予定領域等に対応した開
孔部を形成する。次いで、この開孔部から、例えばボロ
ンをイオン注入する。次いで、上記ホトレジストを剥離
した後、例えばCVD法により、アンドープのCVD酸化膜
（図示せず）、およびBPSG膜からなる層間絶縁膜16を連
続的に堆積形成する。次いで、温度950℃程度で、上記B
PSG膜のメルト、並びにリンゲッタを行なう。この時、
先にイオン注入された、ヒ素およびボロンが活性化さ
れ、それぞれn+型拡散層14（141〜145）、p+型拡散層15
（151〜154）が形成される。
ここで、図中に示すこれら拡散層14、15は、装置内で以
下の役目を持つ拡散層になる。
141、142は、CCDのn+型ソース／ドレイン領域。
143、144は、ｎチャネル型MOSFETのn+型ソース／ドレイ
ン領域。
145は、npn型バイポーラトランジスタのn+型エミッタ領
域。
151は、ｐ領域の反転防止層。
152、153は、ｐチャネル型MOSFETのp+型ソース／ドレイ
ン領域。
154は、npn型バイポーラトランジスタのp+型外部ベース
領域。
次いで、ホトレジスト（図示せず）を塗布し、これに対
して写真蝕刻法により、装置所定のコンタクト領域形成
予定領域に対応した開孔部、すなわちコンタクト孔を開
孔形成する。次いで、例えばスパッタ法により、アルミ
ニウム−シリコン（１％）膜を8000Å程度蒸着形成す
る。次いで、写真蝕刻法で得たレジストマスク（図示せ
ず）と、RIE法とにより、アルミニウム−シリコン（１
％）膜を所定の配線17（171〜178）パターンにパターニ
ングする。
最後に、温度450℃ホーミング処理を行ない、所望の特
性を実現させることにより、第１の実施例に係わる電荷
転送デバイスを含む半導体装置が製造される。
このような、第１の実施例に係わる装置であると、CCD
形成領域（図示ではｐ型ウェル領域62）の周囲がｎ型エ
ピタキシャル層４と、n+型埋込層21で囲まれ、ｐ型基板
１と、pn接合分離が為されている。
また、ｎチャネル型MOSFET形成領域（図中ではｐ型ウェ
ル領域63）の周囲も、ｎ型エピタキシャル層４と、n+型
埋込層22で囲まれ、ｐ型基板１と、pn接合分離が為され
ている。
もちろん、ｐチャネル型MOSFET、並びにnpn型バイポー
ラトランジスタは、ｎ型領域（図中ではｎ型エピタキシ
ャル層４）に形成されるので、おのずとｐ型基板１と、
pn接合分離が為される。
したがって、CCD、すなわち電荷転送デバイスと、バイ
ポーラトランジスタと同一チップ上に、製品としての信
頼性を低下させることなく共存させることができる。
また、副次的効果であるが、ｐ型基板１上に、ｎ型エピ
タキシャル層４を成長させるので、npn型バイポーラト
ランジスタでは、ｎ型エピタキシャル層４の膜厚を種々
変えることにより、種々の耐圧系を選ぶこともできる。
次に、第２図（ａ）ないし第２図（ｃ）を参照して、こ
の発明の第２の実施例に係わる電荷転送デバイスを含む
半導体装置を、その製造方法とともに説明する。
第２図（ａ）ないし（ｃ）は、第２の実施例に係わる装
置を製造工程順に示した断面図である。第２図（ａ）な
しい（ｃ）において、第１図（ａ）ないし（ｄ）と同一
の部分については同一の参照符号を付し、重複する説明
は避ける。
まず、第２図（ａ）に示すように、比抵抗25Ω・cmのｐ
型シリコン基板１を用意する。次いで、このｐ型シリコ
ン基板１を、温度約1000℃で熱酸化させることにより、
ｐ型基板１表面に、厚さ１μｍ程度の酸化膜（図示せ
ず）を形成する。次いで、CCD形成予定領域、npn型バイ
ポーラトランジスタ形成予定領域、並びにMOSFET形成予
定領域上に存在する上記酸化膜を選択的に除去し、ｐ型
基板１が露出した開孔部（図示せず）を形成する。次い
で、この開孔部から、例えばアンチモンを選択的にｐ型
基板１内に拡散させて、シート抵抗20Ω／□のn+型埋込
層２（21〜23）を形成する。次いで、ホトレジスト（図
示せず）を塗布し、これに対して写真蝕刻法により、ｐ
型ウェル領域形成予定領域に対応した開孔部を形成す
る。次いで、この開孔部から、例えばボロンをイオン注
入し、p+型埋込層３（31,32）を形成する。次いで、上
記ホトレジストを剥離した後、引き続き上記酸化膜を剥
離し、ｐ型基板１上に、例えばボロンを含んだ比抵抗20
Ω・cm程度のｐ型エピタキシャル層20を、例えばCVD法
により、約５μｍ成長させる。
次いで、第２図（ｂ）に示すように、ｐ型エピタキシャ
ル層20表面に、温度約1000℃で熱酸化することにより、
その表面に、厚さ500Å程度の酸化膜（図示せず）を形
成する。次いで、ホトレジスト（図示せず）を塗布し、
このホトレジストに対して写真蝕刻法により、npn型バ
イポーラトランジスタのコレクタ取り出し領域形成予定
領域、並びに分離予定領域に対応した開孔部（図示せ
ず）を形成する。次いで、この開孔部から、例えばリン
を選択的にｐ型エピタキシャル層20内にイオン注入す
る。次いで、上記ホトレジストを剥離した後、再度ホト
レジスト（図示せず）を塗布し、このホトレジストに対
して、今度はｎ型ウェル領域形成予定領域に対応した開
孔部を形成する。次いで、この開孔部から、例えばリン
を選択的にｐ型エピタキシャル層20内にイオン注入す
る。次いで、上記ホトレジストを剥離した後、例えばCV
D法により、アンドープのCVD酸化膜（図示せず）を、30
00Å程度堆積形成する。次いで、温度1190℃程度でキャ
ップアニールを行ない、n+型埋込層21および22に、それ
ぞれ達するn+型分離領域51および52、並びにn+型埋込層
23に達するn+型コレクタ取り出し領域53を形成する。
次いで、第２図（ｃ）に示すように、例えば第１図
（ｃ）および（ｄ）と同様な工程によって、CCD、ｎチ
ャネル型およびｐチャネル型MOSFET、npn型バイポーラ
トランジタを、それぞれ形成する。
このような第２の実施例装置でも、第１の実施例装置同
様、CCD形成領域（図中ではｐ型エピタキシャル層20）
の周囲がn+型分離領域51、並びにこれに接続されて形成
されているn+型埋込層21によって囲まれ、特に上記CCD
形成領域と、ｐ型基板１との間でpn接合分離が為され
る。
また、ｎチャネル型MOSFET形成領域（図中ではｐ型エピ
タキシャル層20）の周囲もn+型分離領域52、並びにこれ
に接続されているn+型埋込層22によって囲まれている。
よって、特に上記ｎチャネル型MOSFET形成領域と、ｐ型
基板１との間でpn接合分離が為される。
もちろん、ｐチャネル型MOSFET形成領域（図中ではn+型
ウェル領域211）、並びにnpn型バイポーラトランジスタ
形成領域（図中ではn+型ウェル領域212）は、共にｎ型
領域であるので、おのずとｐ型基板１とはpn接合分離が
為される。
したがって、第１の実施例同様、CCDとバイポーラトラ
ンジスタとを同一チップ上に、製品としての信頼性を低
下させることなく共存させることができる。
次に、第３図および第４図を参照して、本発明装置によ
る、より具体的に効果について説明する。
第３図は、第１図（ｂ）の断面図を斜視図にしたもの、
第４図は、第２図（ｂ）を斜視図にしたものである（共
にｎ型コレクタ取り出し領域５、および53は省略してい
る）。第３図および第４図において、それぞれ第１図
（ｂ）、第２図（ｂ）と同一の部分については、同一の
参照符号を付す。
まず、第１、第２の実施例装置で共に共通である点とし
ては、CCD、ｎチャネルおよびｐチャネル型MOSFET、npn
型バイポーラトランジスタの各形成領域が、それぞれｐ
型基板１と、pn接合分離が為されている点が挙げられ
る。
そして、さらに、これらの各形成領域が第１の実施例装
置ではｐ型ウェル領域61によって、第２の実施例装置で
は、特にn+型分離領域51、52によって、互いにpn接合分
離が為されている点が挙げられる。
これらのことによる効果は以下のようなことである。
第１の実施例装置の場合、第３図に示すように、CCD形
成領域100は、ｐ型ウェル領域62からなるｐ型領域1002
と、この周囲を囲むｎ型エピタキシャル層４からなるｎ
型領域1001とから構成され、それぞれの領域において、
異なる電位をバイアスできる。
第３図中では、ｎ型領域1001にVDD1が、また、ｐ型領域
1002にVDD4が、それぞれ印加されている。特にｐ型領域
1002のVDD4にあっては、ｐ型基板１と、pn接合分離され
ているので、ｐ型基板１の電位、図中ではVSSと互いに
異ならせることが可能である。
一方、ｎチャネルおよびｐチャネル型MOSET形成領域101
（以下CMOS形成領域101と称す）は、ｎチャネル型MOSFE
Tが形成されるｐ型ウェル領域63からなるｐ型領域1012
と、ｐチャネル型MOSFETが形成されるｎ型エピタキシャ
ル層４からなるｎ型領域1011とから構成されている。
これらの領域も、それぞれ異なる電位をバイアスでき
る。
第３図中では、ｎ型領域1011にVDD2が、また、ｐ型領域
1022にVDD5が、それぞれ印加されている。特にｐ型領域
1012のVDD5にあっては、ｐ型基板１と、pn接合分離され
ているので、ｐ型基板１の電位、図中ではVSSと互いに
異ならせることができる。
さらに、CMOS形成領域101は、上述のCCD形成領域100
と、ｐ型ウェル領域61で互いにpn接合分離されているの
で、CCD形成領域に印加されるVDD1およびVDD4と、上記V
DD2およびVDD5とは、それぞれ単独の電位を選択でき
る。
さらに、npn型バイポーラトランジスタのコレクタ領域1
02にあっても、これのコレクタを特定電位に釣る場合
に、上記VDD1、VDD2、VDD4、VDD5とは、さらに別の電位
を選択することができる。
結果的に、第１の実施例装置は、CCD、CMOS、npnバイポ
ーラトランジスタが同一チップに製品としての信頼性を
低下させることなく集積形成された半導体装置であり、
しかも例えば以下のような電位設定を可能とする半導体
装置となる。
VDD1は、CCDのノイズを吸収できる電位。
VDD2は、ｐチャネル型MOSFETのバックゲートバイアスの
電位。
VDD3は、npn型バイポーラトランジスタのコレクタを特
定電位に釣る場合の電位。
VDD4、基板電位VSSとは異なった、CCDのバックゲートバ
イアスの電位。
VDD5は、基板電位VSSとは異なったｎチャネル型MOSFET
のバックゲートバイアスの電位。
以上の５種類の電位が設定可能である電荷転送デバイス
を含む半導体装置になる。また、基板電位VSSを数えれ
ば、６種類の電位が設定されることになる。
第２の実施例装置の場合、第４図に示すように、CCD形
成領域100は、ｐ型エピタシャル層20からなるｐ型領域1
002と、この周囲を囲むｎ型分離領域51からなるｎ型領
域1001とから構成され、それぞれの領域において、異な
る電位をバイアスできる。図中では、上記各領域に、V
DD4、VDD1それぞれ印加されている。
一方、CMOS形成領域101は、ｐ型エピタキシャル層20か
らなるｐ型領域1012、並びにｎ型ウェル領域211からな
るｎ型領域1011とから構成される。そして、第１の実施
例同様、CMOS形成領域101は、上述のCCD形成領域100
と、ｐ型ウェル領域61で互いにpn接合分離されている。
図中では、上記各領域に、VDD5、VDD2がそれぞれ印加さ
れている。
さらに、npn型バイポーラトランジスタのコレクタ領域1
02は、ｎ型ウェル領域212は構成されている。図中で
は、この領域にVDD3が印加されている。
このような第２の実施例装置でも、第１の実施例装置同
様、例えば以下のような電位設定を可能とする半導体装
置となる。
VDD1は、CCDのノイズを吸収できる電位。
VDD2は、ｐチャネル型MOSFETのバックゲートバイアスの
電位。
VDD3は、npn型バイポーラトランジスタのコレクタを特
定電位に釣る場合の電位。
VDD4は、基板電位VSSとは異なった、CCDのバックゲート
バイアスの電位。
VDD5は、基板電位VSSとは異なったｎチャネル型MOSFET
のバックゲードバイアスの電位。
以上の５種類の電位が設定可能である電荷転送をデバイ
スを含む半導体装置になる。また、基板電位VSSを数え
れば、６種類の電位が設定されることになる。
尚、第３図および第４図に示すように、第１および第２
の実施例には、CMOS形成領域101が形成されている。こ
のCMOS形成領域101は、ｎ型の領域、すなわち図中1011
と、ｐ型の領域、すなわち図中1012と二つの領域から構
成される。ここで、ｐ型の領域、あるいはｎ型領域の一
方を形成しなければ、CMOS型の半導体装置としないこと
も可能である。いずれにせよ、上述のように、各々の能
動素子を形成する領域を、任意な電位に設定できる装置
となる。
さて、このような同一チップ上に、CCDと、ｎチャネル
およびｐチャネル型MOSFETと、バイポーラとランジスタ
と集積形成し、かつこれらの各々の能動素子を形成する
領域を、それぞれ相異なる電位にバイアスする、という
点の考えると、例えば誘電体分離構造を用いた基板に集
積形成しても同様な効果を得ることができる。
次に、そのような例を第３の実施例とし、第５図および
第６図を参照して説明する。
第５図は、、第３の実施例に係わる電荷転送デバイスを
含む半導体装置の断面図、第６図は、その能動素子形成
領域を、特に抽出して示した斜視図である。第５図およ
び第６図において、第１図と同一の部分については、同
一の参照符号を付し、重複する説明は避ける。
第５図に示すように、第３の実施例では、誘電体分離構
造を用い、CCDと、ｎチャネルおよびｐチャネル型MOSFE
Tと、バイポーラトランジスタとを同一チップ上に集積
形成している。すなわち、基板25上には、例えばｎ型エ
ピタキシャル層４が形成され、これと、基板25の間に、
誘電体層26を形成することにより、基板25と、ｎ型エピ
タキシャル層４とを互いに絶縁しているものである。そ
して、ｎ型エピタキシャル層４にあっては、これの厚さ
方向に、かつ上記誘電体層26に達するように、さらに誘
電体を形成することで、各能動素子形成領域が互いに絶
縁される構成となっている。
このようにしても、特にCCDからのノイズにいる、npn型
バイポーラトランジスタに対する干渉を防ぐことができ
る。
また、この場合、第１、第２の実施例のようにCCDの周
囲にはｎ型領域はなく、これを特定電位にバイアスはで
きない。しかしこの点については、誘電体層26の容量を
低下させる手法を講じることで、容量結合でCCDのノイ
ズが他の領域に対する漏れを抑制できる。
例えば、この容量低下の手法には、例えば誘電体層26
を、誘電体と、ポリシリコンとの積層膜にしたりする
等、種々の手法を使用してよい。このように誘電体層26
の容量の低下させても、この発明の主旨を逸脱する範囲
ではない。
第３の実施例の各能動素子形成領域、並びに電位の印加
状態を第６図を参照し説明する。
第６図に示すように、各能動素子形成領域としては、ま
ずCCDを形成するｐ型ウェル領域61からなるｐ型領域100
がある。さらに、ｎ型エピタキシャル層４からなるｎ型
領域1011と、ｐ型ウェル領域62からなるｐ型領域1012と
から構成されるCMOS形成領域101がある。並びにnpn型バ
イポーラトランジスタ形成されるｎ型エピタキシャル層
からなるｎ型領域102がある。これらの各能動素子形成
領域は、それぞれ誘電体層26で互いに絶縁され、かつ基
板25とも絶縁された状態で形成されている。
ところで、基板25は、導電体、絶縁体、いずれであって
も構わない。
このような誘電体分離法を用いた第３の実施例装置で
も、上記ｐ型領域100には、例えばVSS1を、上記ｎ型領
域1011には、例えばVDD6を、上記ｐ型領域1012には、例
えばVSS2を、上記ｎ型領域102には、例えばVDD7を、と
それぞれ相異なった電位に、もちろん設定可能である。
ところで、第３の実施例装置の構造を得る方法には、例
えばSOIや、ウェーハ接着法を用いた、いわゆる積層型S
OI等種々ある。積層型SOI基板の製造方法としては、例
えば一枚のウェーハの表面を酸化して誘電体層となる領
域を形成しておき、そして、これにもう一枚のウェーハ
を、例えば鏡面接着する方法等がある。
第１ないし第３の実施例装置以外の構造として、他に
も、例えばＵグルーブ、あるいはトレンチ絶縁法等があ
り、これらを用いて電荷転送デバイスを含む半導体装置
を形成しても第１ないし第３の実施例と同様な効果が得
られることはもちろんである。
［発明の効果］ 以上説明したように、この発明によれば、電荷転送デバ
イスと、バイポーラトランジスタとを同一チップ上に、
製品としての信頼性を低下させることなく共存させた電
荷転送デバイスを含む半導体装置と、その製造方法が提
供される。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｄ）はこの発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置を製造
工程順に示した断面図、第２図（ａ）ないし第２図
（ｃ）は第２の実施例に係わる電荷転送デバイスを含む
半導体装置を製造工程順に示した断面図、第３図は第１
図（ｂ）の斜視図、第４図は第２図（ｂ）の斜視図、第
５図は第１の実施例に係わる電荷転送デバイスを含む半
導体装置の断面図、第６図は第３の実施例装置の特に能
動素子形成領域を抽出して示した斜視図である。 １……ｐ型シリコン基板、２（21〜23）……n+型埋込
層、３（31,32）……n+型埋込層、４……ｎ型エピタキ
シャル層、51、52……n+型分離領域、６（61〜63）……
ｐ型ウェル領域、9,11……ゲート絶縁膜、101〜103、12
……ｐ型内部ベース領域、13……ゲート電極、141〜144
……ｎ型ソース／ドレイン領域、145……n+型エミッタ
領域、152,153……p+型ソース／ドレイン領域、154……
p+型外部ベース領域、20……ｐ型エピタキシャル層、21
（211,212）……ｎ型ウェル領域、25……基板、26……
誘電体層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板と、 前記基板の表面上の形成された第２導電型のエピタキシ
    ャル層と、 前記エピタキシャル層に、このエピタキシャル層の表面
    から前記基板の表面に達するまで形成され、前記エピタ
    キシャル層にバイポーラトランジスタ形成領域、MOSFET
    形成領域および電荷転送デバイス形成領域の少なくとも
    ３つの領域を区画する第１導電型の分離領域と、 前記電荷転送デバイス形成領域の、前記エピタキシャル
    層と前記基板との間に形成された、前記エピタキシャル
    層よりも高濃度の第２導電型の第１の埋込層と、 前記MOSFET形成領域の、前記エピタキシャル層と前記基
    板との間に形成された、前記エピタキシャル層よりも高
    濃度の第２導電型の第２の理込層と、 前記バイポーラトランジスタ形成領域の、前記エピタキ
    シャル層と前記基板との間に形成された、前記エピタキ
    シャル層よりも高濃度の第２導電型の第３の埋込層と、 前記分離領域によってエピタキシャル層に区画された前
    記電荷転送デバイス形成領域に、前記エピタキシャル層
    の表面から前記第１の埋込層の表面に達するまで形成さ
    れ、かつ前記分離領域から離隔されている、第１導電型
    の第１のウェル領域と、 前記分離領域によってエピタキシャル層に区画されたMO
    SFET形成領域に、前記エピタキシャル層の表面から前記
    第２の埋込層の表面に達するまで形成され、かつ前記分
    離領域から離隔されている、第１導電型の第２のウェル
    領域と、 前記第１のウェル領域に形成された、電荷転送デバイス
    と、 前記MOSFET形成領域に形成された、第１導電型のMOSFET
    と、 前記第２のウェル領域に形成された、第２導電型のMOSF
    ETと、 前記バイポーラトランジスタ形成領域に形成された、前
    記エピタキシャル層をコレクタとするバイポーラトラン
    ジスタとを具備し、 前記分離領域と前記第１のウェル領域との間に前記第１
    のウェル領域の側面に沿って残置されている前記エピタ
    キシャル層に、前記電荷転送デバイスが発生するノズル
    を吸収するための電位に接続されるノイズ吸収用電気的
    配線が接続されていることを特徴とする電荷転送デバイ
    スを含む半導体装置。
  2. 【請求項２】前記第１のウェル領域の電位を、前記ノイ
    ズ吸収用電気的配線とは異なる電荷転送デバイス用電気
    的配線から取り、 前記第２のウェル領域の電位を、前記ノズル吸収用電気
    的配線および前記電荷転送デバイス用電気的配線とは異
    なる第１のMOSFET用電気的配線から取り、 前記MOSFET形成領域の電位を、前記ノイズ吸収用電気的
    配線、前記電荷転送デバイス用電気的配線、および前記
    第１のMOSFET用電気的配線とは異なる第２のMOSFET用電
    気的配線から取り、 前記バイポーラトランジスタ形成領域の電位を、前記ノ
    イズ吸収用電気的配線、前記電荷転送デバイス用電気的
    配線、前記第１のMOSFET用電気的配線、および前記第２
    のMOSFET用電気的配線とは異なるバイポーラトランジス
    タのコレクタ用電気的配線から取ることを特徴とする請
    求項（１）に記載の電荷転送デバイスを含む半導体装
    置。
  3. 【請求項３】前記バイポーラトランジスタ形成領域に、
    前記エピタキシャル層の表面から前記第３の埋込層の表
    面に達するまで形成された、前記エピタキシャル層より
    も高濃度の第２導電型のコレクタ取り出し領域と、 前記分離領域と前記基板との間に形成された、前記分離
    領域よりも高濃度の第１導電型の第４の埋込層と、 前記第２のウェル領域と前記第２の埋込層との間に形成
    された前記第２のウェル領域よりも高濃度の第１導電型
    の第５の埋込層と、 をさらに具備することを特徴とする請求項（１）および
    請求項（２）いずれかに記載の電荷転送デバイスを含む
    半導体装置。
  4. 【請求項４】第１導電型の半導体基板の表面に、後に電
    荷転送デバイスの埋込層となる第２導電型の第１の半導
    体領域、後にMOSFET形成領域の埋込層となる第２導電型
    の第２の半導体領域、後にバイポーラトランジスタのコ
    レクタ埋込層となる第２導電型の第３の半導体領域をそ
    れぞれ形成する工程と、 第１導電型の半導体基板上に、前記第１、第２、第３の
    半導体領域よりも低濃度の第２導電型のエピタキシャル
    層を形成する工程と、 前記エピタキシャル層にバイポーラトランジスタ形成領
    域、MOSFET形成領域および電荷転送デバイス形成領域の
    少なくとも３つの領域を区画する第１導電型の分離領
    域、この分離領域によってエピタキシャル層に区画され
    る前記電荷転送デバイス形成領域に前記分離領域から離
    隔した第１導電型の第１ウェル領域、前記分離領域によ
    ってエピタキシャル層に区画されるMOSFET形成領域に前
    記分離領域から離隔した第１導電型の第２のウェル領域
    をそれぞれ、前記エピタキシャル層の表面から前記基板
    の表面、前記第１の半導体領域の表面、および前記第２
    の半導体領域の表面に達するまで形成する工程と、 前記第１のウェル領域に電荷転送デバイス、前記MOSFET
    形成領域に第１導電型のMOSFET、前記第２のウェル領域
    に第２導電型のMOSFET、および前記バイポーラトランジ
    スタ形成領域に前記エピタキシャル層をコレクタとする
    バイポーラトランジスタをそれぞれ形成する工程と、 前記分離領域と前記第１のウェル領域との間に前記第１
    のウェル領域の側面に沿って残置されている前記エピタ
    キシャル層に接続される、前記電荷転送デバイスが発生
    するノイズを吸収するための電位に接続されるノイズ吸
    収用電気的配線、前記第１のウェル領域に接続される、
    前記ノイズ吸収用電気的配線とは異なる電荷転送デバイ
    ス用電気的配線、前記第２のウェル領域に接続される、
    前記ノイズ吸収用電気的配線および前記電荷転送デバイ
    ス用電気的配線とは異なる第１のMOSFET用電気的配線、
    前記MOSFET形成領域に接続される、前記ノイズ吸収用電
    気的配線、前記電荷転送デバイス用電気的配線、および
    前記第１のMOSFET用電気的配線とは異なる第２のMOSFET
    用電気的配線、前記バイポーラトランジスタ形成領域に
    接続される、前記ノイズ吸収用電気的配線、前記電荷転
    送デバイス用電気的配線、前記第１のMOSFET用電気的配
    線、および前記第２のMOSFET用電気的配線とは異なるバ
    イポーラトランジスタのコレクタ用電気的配線をそれぞ
    れ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
    導体装置の製造方法。
  5. 【請求項５】第１導電型の半導体基板の表面に、後に電
    荷転送デバイスの埋込層となる第２導電型の第１の半導
    体領域、後にMOSFET形成領域の埋込層となる第２導電型
    の第２の半導体領域、および後にバイポーラトランジス
    タのコレクタ埋込層となる第２導電型の第３の半導体領
    域をそれぞれ形成する工程と、 前記基板の表面に、後にエピタキシャル層のバイポーラ
    トランジスタ形成領域、MOSFET形成領域および電荷転送
    デバイス形成領域の少なくとも３つの領域に区画する第
    １導電型の分離領域の埋込層となる第１導電型の第４の
    半導体領域、および前記第２の半導体領域の表面に、後
    に第２導電型のMOSFETの埋込層となる第１導電型の第５
    の半導体領域をそれぞれ形成する工程と、 第１導電型の半導体基板上に、前記第１、第２、第３の
    半導体領域よりも低濃度の第２導電型のエピタキシャル
    層を形成する工程と、 前記エピタキシャル層のバイポーラトランジスタ形成領
    域、MOSFET形成領域および電荷転送デバイス形成領域の
    少なくとも３つの領域を区画する、前記第３の半導体領
    域よりも低濃度の第１導電型の分離領域、この分離領域
    によってエピタキシャル層に区画される前記電荷転送デ
    バイス形成領域に前記分離領域から離隔した第１導電型
    の第１のウェル領域、前記分離領域によってエピタキシ
    ャル層に区画されるMOSFET形成領域に前記分離領域から
    離隔した第１導電型の第２のウェル領域をそれぞれ、前
    記エピタキシャル層の表面から前記第４の半導体領域の
    表面、前記第１の半導体領域の表面、および前記第５の
    半導体領域の表面に達するまで形成する工程と、 前記分離領域によってエピタキシャル層に区画されるバ
    イポーラトランジスタ形成領域に、前記エピタキシャル
    層よりも高濃度の第２導電型のコレクタ取り出し領域
    を、前記エピタキシャル層の表面から前記第２の半導体
    領域の表面に達するまで形成する工程と、 前記第１のウェル領域に電荷転送デバイス、前記MOSFET
    形成領域に第１導電型のMOSFET、前記第２のウェル領域
    に第２導電型のMOSFET、および前記バイポーラトランジ
    スタ形成領域に前記エピタキシャル層をコレクタとする
    バイポーラトランジスタをそれぞれ形成する工程と、 前記分離領域と前記第１のウェル領域との間に前記第１
    のウェル領域の側面に沿って残置されている前記エピタ
    キシャル層に接続される、前記電荷転送デバイスが発生
    するノイズを吸収するための電位に接続されるノイズ吸
    収用電気的配線、前記第１のウェル領域に接続される、
    前記ノズル吸収用電気的配線とは異なる電荷転送デバイ
    ス用電気的配線、前記第２のウェル領域の接続される、
    前記ノイズ吸収用電気的配線および前記電荷転送デバイ
    ス用電気的配線とは異なる第１のMOSFET用電気的配線、
    前記MOSFET形成領域に接続される、前記ノイズ吸収用電
    気的配線、前記電荷転送デバイス用電気的配線、および
    前記第１のMOSFET用電気的配線とは異なる第２のMOSFET
    用電気的配線、および前記バイポーラトランジスタ形成
    領域に接続される、前記ノイズ吸収用電気的配線、前記
    電荷転送デバイス用電気的配線、前記第１のMOSFET用電
    気的配線、および前記第２のMOSFET用電気的配線とは異
    なるバイポーラトランジスタのコレクタ用電気的配線を
    それぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
    導体装置の製造方法。
  6. 【請求項６】第１導電型の半導体基板の表面に、後に電
    荷転送デバイスの埋込層となる第２導電型の第１の半導
    体領域、後にMOSFET形成領域の埋込層となる第２導電型
    の第２の半導体領域、および後にバイポーラトラジスタ
    のコレクタ埋込層となる第２導電型の第３の半導体領域
    とをそれぞれ形成する工程と、 第１導電型の半導体基板上に、第１導電型のエピタキシ
    ャル層を形成する工程と、 前記エピタキシャル層に電荷転送デバイス形成領域を区
    画する第２導電型の第１の深い半導体領域、前記エピタ
    キシャル層に第１導電型のMOSFET形成領域と第２導電型
    のMOSFET形成領域とを区画する第２導電型の第２の深い
    半導体領域、およびバイポーラトランジスタのコレクタ
    取り出し領域となる第２導電型の第３の深い半導体領域
    を得るための第２導電型の第１の不純物を、前記エピタ
    キシャル層に同時に導入する工程と、 前記第１の深い半導体領域よりも低濃度の、後に第１導
    電型のMOSFET形成領域となる第２導電型の第１のウェル
    領域、および前記第３の深い半導体領域よりも低濃度
    の、後にバイポーラトランジスタのコレクタとなる第２
    導電型の第２のウェル領域を得るための第２導電型の第
    ２の不純物を、前記エピタキシャル層に同時に導入する
    工程と、 熱処理し、前記エピタキシャル層の表面から前記第１の
    半導体領域に達する第２導電型の第１の深い半導体領域
    と、前記エピタキシャル層の表面から前記第２の半導体
    領域に達する第２導電型の第２の深い半導体領域と、前
    記エピタキシャル層の表面から前記第３の半導体領域に
    達する第２導電型の第３の深い半導体領域と、第１のウ
    ェル領域と、第２のウェル領域とをそれぞれ形成する工
    程と、 前記第１の深い半導体領域によって前記エピタキシャル
    層に区画された電荷転送デバイス形成領域に電荷転送デ
    バイス、前記第１のウェル領域に第１導電型のMOSFET、
    前記第２の深い半導体領域によって前記エピタキシャル
    層に区画された第２導電型のMOSFET形成領域に第２導電
    型のMOSFET、および前記第２のウェル領域に、この第２
    のウェル領域をコレクタとするバイポーラトランジスタ
    をそれぞれ形成する工程と、 前記第１の深い半導体領域に接続される、前記電荷転送
    デバイスが発生するノイズを吸収するための電位に接続
    されるノイズ吸収用電気的配線、前記電荷転送デバイス
    形成領域に接続される、前記ノイズ吸収用電気的配線と
    は異なる電荷転送デバイス用電気的配線、前記第１のウ
    ェル領域に接続される、前記ノイズ吸収用電気的配線お
    よび前記電荷転送デバイス用電気的配線とは異なる第１
    のMOSFET用電気的配線、前記第２導電型のMOSFET形成領
    域に接続される、前記ノイズ吸収用電気的配線、前記電
    荷転送デバイス用電気的配線、および前記第１のMOSFET
    用電気的配線とは異なる第２のMOSFET用電気的配線、お
    よび前記第２のウェル領域に接続される、前記ノイズ吸
    収用電気的配線、前記電荷転送デバイス用電気的配線、
    前記第１のMOSFET用電気的配線、および前記第２のMOSF
    ET用電気的配線とは異なるバイポーラトランジスタのコ
    レクタ用電気的配線をそれぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
    導体装置の製造方法。
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