JPH0697682B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0697682B2
JPH0697682B2 JP2068080A JP6808090A JPH0697682B2 JP H0697682 B2 JPH0697682 B2 JP H0697682B2 JP 2068080 A JP2068080 A JP 2068080A JP 6808090 A JP6808090 A JP 6808090A JP H0697682 B2 JPH0697682 B2 JP H0697682B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するもので、特にメ
モリセルキャパシタに使用されるものである。
（従来の技術） この種のセルキャパシタの従来例を第３図に示す。即ち
Ｐ型シリコン基板１を熱酸化してフィールド酸化膜２を
5000オングストローム形成したのち、酸化膜３を100オ
ングストローム形成し、その後As+をイオン注入してN+
層４を形成し、それから多結晶シリコン５を堆積し、こ
れをパターニングしてプレート電極とする。
（発明が解決しようとする課題） 第３図の如き平面的構造のセルキャパシタは、製法が簡
単で、1MビットのDRAM（ダイナミックRAM）までは広く
用いられてきた。しかし上記のような平面的構造では、
セルの集積度を上げる場合、セル面積が小さくなるた
め、ゲート酸化膜厚（酸化膜３の厚み）を薄くして、蓄
積電荷をある程度保持するために、酸化膜３の信頼性の
劣化を招き、ひいては4MビットのDRAM以降のセル構造と
しては、平面的キャパシタでは、物理的に無理な構造と
なってきた。
そこで本発明の目的は、高集積化が可能で、また信頼性
が高く、しかも製造も簡単なキャパシタの製法を提供す
ることにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１）半導体基体上に形成するキャパシタの下部電極
を、前記半導体基体へのコンタクト部を通り前記半導体
基体上の絶縁膜上で膨出した断面略きのこ状態とする半
導体装置の製造方法であって、前記下部電極は、選択エ
ピタキシャル成長法のオーバーグロウスで形成すること
を特徴とする半導体装置の製造方法である。
また本発明は、 （２）前記（１）のオーバーグロウスは、N+型エピタキ
シャル成長で形成することを特徴とする半導体装置の製
造方法である。
即ち本発明は、STC（スタック・キャパシタ）セルの変
形として、キャパシタの下部電極を、半導体基体上に略
きのこ状の形状に形成するもので、その作り方は、選択
エピタキシャル成長法（SEG）のオーバーグロウスを用
いる。このように形成されたキャパシタの下部電極に、
絶縁膜、上部電極をかぶせて形成すれば、高集積化され
たキャパシタを得ることができる。また上記高集積化が
可能となるため極端に電極間絶縁膜を薄くする必要がな
いし、かつ後述する如く製造時の自己整合化もできるた
め、信頼性を向上できる。またN+エピタキシャル成長を
用いれば、半導体基体にN+イオン注入をする必要がな
く、工程をかなり簡素化できるようになる。
（実施例） 以下第１図を参照して本発明の一実施例を説明する。第
１図（ａ）に示される如くＰ型シリコン基板21上に、CV
D法による酸化膜22を堆積、、パターニングしてから、
該工程前に形成された薄いN+拡散層23上に、N+エピタキ
シャル層24をSEG法（選択エピタキシャル成長法）でオ
ーバーグロウスさせる。その後第１図（ｂ）の如く酸化
膜22をエッチング除去し、N+エピタキシャル層24及びN+
拡散層23の表面を熱酸化して100オングストロームの酸
化膜25を形成し、その表面に多結晶シリコン26を堆積
し、これをパターニングして、多結晶シリコン26による
プレート電極を形成し、これで高集積化されたセルキャ
パシタが構成できた。
更に高集積化を図りたい場合には、第２図に示す如く、
第１図のプレート電極26の形成前に、即ち熱酸化膜251
（＝25）形成後、もう一度他のCVD酸化膜（図示せず）
を堆積、パターニングし（この時N+エピタキシャル層24
1（＝24）上の酸化膜251も上記他のCVD酸化膜と同様に
パターニングする）、N+エピタキシャル層241上に、層2
41と同様に他のN+エピタキシャル層242（＝24）をオー
バーグロウスさせる。その後この層（２層目のN+エピ
層）242に熱酸化膜252（＝25）を形成してから、多結晶
シリコンによるプレート電極26を形成することにより、
２層のN+エピタキシャル層（241，242）を形成でき、第
１図の場合よりもセルキャパシタの高集積化が行なえ
る。
このようにすれば、同様の工程で、N+エピタキシャル層
を縦方向に何層も積層でき、更に高集積化が図れる。
また、第２図で２層目のN+エピ層を形成する場合、CVD
酸化膜に複数の穴パターンを形成して、その後、N+エピ
層をオーバーグロウスすれば、更にキャパシタの高集積
化が実現できる。しかもリソグラフィ技術では、隣り合
うエピタキシャル層のオーバーグロウスどうしの位置関
係はマスク形状で決まり、また隣り合うオーバーグロウ
スどうしが誤って接触したりしないようにコントロール
できるので、自己整合化もでき、また従来例で説明した
如く極端に電極間絶縁膜（酸化膜）25を薄く形成する必
要もなくなることから、信頼性も向上する。またN+エピ
タキシャル層24が用いたため、従来の如きN+イオン注入
を行なう必要がなく、工程がかなり簡素化できる。
なお本発明は上記実施例に限らず種々の応用が可能であ
る。例えば実施例では、選択エピタキシャル成長のオー
バーグロウスできのこ状電極を形成したが、例えば金属
の選択成長によるオーバーグロウスでも同様のことが行
なえる。
［発明の効果］ 以上説明した如く本発明によれば、高集積化され、信頼
性が高く、製造も簡単化されたキャパシタの製法を提供
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の工程図、第２図は本発明の
他の実施例の構成及び工程説明図、第３図は従来のセル
キャパシタの説明図である。 21…Ｐ型シリコン基板、22,25,251，252…酸化膜、23…
N+拡散層、24,241，242…N+エピタキシャル層、26…プ
レート電極（多結晶シリコン）。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基体上に形成するキャパシタの下部
    電極を、前記半導体基体へのコンタクト部を通り前記半
    導体基体上の絶縁膜上で膨出した断面略きのこ状態とす
    る半導体装置の製造方法であって、 前記下部電極は、選択エピタキシャル成長法のオーバー
    グロウスで形成することを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】前記オーバーグロウスは、N+型エピタキシ
    ャル成長で形成することを特徴とする請求項１に記載の
    半導体装置の製造方法。
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