JPS62190865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62190865A JPS62190865A JP61034541A JP3454186A JPS62190865A JP S62190865 A JPS62190865 A JP S62190865A JP 61034541 A JP61034541 A JP 61034541A JP 3454186 A JP3454186 A JP 3454186A JP S62190865 A JPS62190865 A JP S62190865A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- conductivity type
- conductor
- groove
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキャパシタに一時的に電荷を貯えることで記憶
機能を発揮する半導体記憶装置に関するものである。
機能を発揮する半導体記憶装置に関するものである。
従来の技術
従来の一時記憶装置、たとえばダイナミックランダム
アクセス メモリ（ＤＲＡＭ）では、キャパシタの一方
の電極はＶＤＤまたは接地電位のように信号線とは無関
係な固定電位になっていた（例えば、角南他アイイーデ
ィエム（Ｉｌ、Ｄ、Ｍ、）Ｐ２Ｏ３）。
アクセス メモリ（ＤＲＡＭ）では、キャパシタの一方
の電極はＶＤＤまたは接地電位のように信号線とは無関
係な固定電位になっていた（例えば、角南他アイイーデ
ィエム（Ｉｌ、Ｄ、Ｍ、）Ｐ２Ｏ３）。
発明が解決しようとする問題点
メモリーの高集積化に伴ない、メモリーセルの面積は縮
少されるので、容量が小さくなり読出し信号が小さくな
る。ゲート絶縁膜を薄くするにも限界があり、溝堀りキ
ャパシタは溝をより深くしようとすると製造が困難にな
るので容量の増大が図９にくい。
少されるので、容量が小さくなり読出し信号が小さくな
る。ゲート絶縁膜を薄くするにも限界があり、溝堀りキ
ャパシタは溝をより深くしようとすると製造が困難にな
るので容量の増大が図９にくい。
本発明はかかる点に鑑みてなされたもので、高集積化さ
れると共に読出し信号の大きなメモリーセルを有する半
導体記憶装置を提供することを目的としている。
れると共に読出し信号の大きなメモリーセルを有する半
導体記憶装置を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、電荷を貯えるキャ
パシタの両電極をそれぞれスイッチトランジスタを介し
てビット線およびビット線に接続する構成としたもので
ある。しかし、従来１個のところを２個のスイッチトラ
ンジスタを用いる几め高集積化とは矛盾しているので、
これを解決するため、半導体基板内に溝を設け、その両
側面にそれぞれのスイッチトランジスタを形成した。ま
たさらに高集積化を図るため、キャパシタも上記溝内に
形成したものである。
パシタの両電極をそれぞれスイッチトランジスタを介し
てビット線およびビット線に接続する構成としたもので
ある。しかし、従来１個のところを２個のスイッチトラ
ンジスタを用いる几め高集積化とは矛盾しているので、
これを解決するため、半導体基板内に溝を設け、その両
側面にそれぞれのスイッチトランジスタを形成した。ま
たさらに高集積化を図るため、キャパシタも上記溝内に
形成したものである。
なお、キャパシタの一力の電極のみをビット線に他方を
固定電位に接線し几ときに比し、両電極をビット線とビ
ット線に接続し友ときは読出し信号の大きさは約４倍に
なる。
固定電位に接線し几ときに比し、両電極をビット線とビ
ット線に接続し友ときは読出し信号の大きさは約４倍に
なる。
作用
本発明は上記し几構成により、読出し信号を大きくしか
つ高集積化する作用を有する。
つ高集積化する作用を有する。
実施例
第１図は本発明の半導体記憶装置の一実施例を示す断面
図である。１はＰ型半導体基板、２は上記基板１内に互
いに平行に形成された溝、３は上記溝の底面・側面に形
成された厚さ１０１ｍ程度のゲート絶縁膜、４は多結晶
シリコンから成る第１の導電体、５および７は絶縁膜、
６は多結晶シリコンから成る厚さ０．５ミクロン程度の
第２の導電体、１１ａ、１２＆および１１ｔ）、１２ｂ
はソースまたはドレインとなるｎ型の第１〜４拡散層、
８および８′ は島領域１３および１３′ 上面に形成
されたコンタクトでアルミ配線から成るビット線９およ
びビット線９′ と第２および第４の拡散層１２＆、１
２ｂとがここで電気的に接続されている。第１．第２の
拡散層１１１Ｌ、１２２Ｌと第２の導電体６とでスイッ
チトランジスタ（ＳＷ−ＴＲ）１００を、第３．第４の
拡散ｒ＠１１ｂ。
図である。１はＰ型半導体基板、２は上記基板１内に互
いに平行に形成された溝、３は上記溝の底面・側面に形
成された厚さ１０１ｍ程度のゲート絶縁膜、４は多結晶
シリコンから成る第１の導電体、５および７は絶縁膜、
６は多結晶シリコンから成る厚さ０．５ミクロン程度の
第２の導電体、１１ａ、１２＆および１１ｔ）、１２ｂ
はソースまたはドレインとなるｎ型の第１〜４拡散層、
８および８′ は島領域１３および１３′ 上面に形成
されたコンタクトでアルミ配線から成るビット線９およ
びビット線９′ と第２および第４の拡散層１２＆、１
２ｂとがここで電気的に接続されている。第１．第２の
拡散層１１１Ｌ、１２２Ｌと第２の導電体６とでスイッ
チトランジスタ（ＳＷ−ＴＲ）１００を、第３．第４の
拡散ｒ＠１１ｂ。
１２ｂと第２の導電体６とで５Ｗ−ＴＲ１０１を、第１
の拡散層１１ａ、ゲート絶縁膜３と第１の導電体４とで
蓄積キャパシタ１０２をそれぞれ構成している。
の拡散層１１ａ、ゲート絶縁膜３と第１の導電体４とで
蓄積キャパシタ１０２をそれぞれ構成している。
第２図はその等価回路図である。キャパシタ１０２とｂ
ｉｔ （ビット）線、ｂｉ、ｔ（ビット）線間に３Ｗ
−ＴＲ１００および１０１が介在していて、信号の書込
−読出がワード線Ｗによって制御される構成になってい
る。第１の導電体４は５Ｗ−ＴＲ１０１の拡散層１１ｂ
に接続されており、５Ｗ−ＴＲ１００、１０１カオフ状
態では、キャパシタ１０２はｂｉｔ 、ｂｉｔ線から
完全に分離され、逆にオン状態ではキャパシタの両電極
がｂｉｔ ＠ｂｉｔ線に接続される。
ｉｔ （ビット）線、ｂｉ、ｔ（ビット）線間に３Ｗ
−ＴＲ１００および１０１が介在していて、信号の書込
−読出がワード線Ｗによって制御される構成になってい
る。第１の導電体４は５Ｗ−ＴＲ１０１の拡散層１１ｂ
に接続されており、５Ｗ−ＴＲ１００、１０１カオフ状
態では、キャパシタ１０２はｂｉｔ 、ｂｉｔ線から
完全に分離され、逆にオン状態ではキャパシタの両電極
がｂｉｔ ＠ｂｉｔ線に接続される。
発明の効果
以上のように、本発明によれば、集積密度が高く、しか
も読出し信号レベルが大きい半導体記憶装置が得られる
。読出し信号レベルが大きいという事は、信号が確実に
誤動作なく読出される事を意味し、本発明はきわめて有
用である。
も読出し信号レベルが大きい半導体記憶装置が得られる
。読出し信号レベルが大きいという事は、信号が確実に
誤動作なく読出される事を意味し、本発明はきわめて有
用である。
第１図は本発明の一実施例におけるメモリーセルの断面
図、第２図は第１図に対応する等価回路図である。 １・・・・・・Ｐ型半導体基板、３・・・・・・ゲート
絶縁膜、４．６・・・・・・溝２内に埋設された第１お
よび第２の導電体、１１＆・・・・・・ｎ型の第１の拡
散層、１１ｂ・・・・・・ｎ型の第３の拡散層、１２ａ
・・・・・・ｎ型の第２の拡散層、１２ｂ・・・・・・
ｎ型の第４の拡散層、１００゜１０１・・・・・・スイ
ッチトランジスタ、１０２・・・・・・蓄積キャパシタ
。
図、第２図は第１図に対応する等価回路図である。 １・・・・・・Ｐ型半導体基板、３・・・・・・ゲート
絶縁膜、４．６・・・・・・溝２内に埋設された第１お
よび第２の導電体、１１＆・・・・・・ｎ型の第１の拡
散層、１１ｂ・・・・・・ｎ型の第３の拡散層、１２ａ
・・・・・・ｎ型の第２の拡散層、１２ｂ・・・・・・
ｎ型の第４の拡散層、１００゜１０１・・・・・・スイ
ッチトランジスタ、１０２・・・・・・蓄積キャパシタ
。
Claims (1)
- 第１導電型の半導体基板の一方の主面に形成された複
数の平行した溝とそれらにはさまれた島領域と、上記溝
内にゲート絶縁膜を介して溝底部から順次埋設された第
１および第２の導電体と、上記溝底部と一方の側面にわ
たって形成された第２導電型の第１の拡散層と、上記溝
の一方の側面と上記島領域上面とにわたって形成されか
つ上記第１の拡散層とは上記第２の導電体により隔てら
れた第２導電型の第２の拡散層と、上記溝の他方の側面
にあって上記第１の導電体と接触している第２導電型の
第３の拡散層と、上記溝の他方の側面と島領域上面とに
わたって形成されかつ上記第３の拡散層とは上記第２の
導電体により隔てられた第２導電型の第４の拡散層とを
含み、上記第２または第４の拡散層がビット線またはビ
ット線に接続されてなる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034541A JPS62190865A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034541A JPS62190865A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190865A true JPS62190865A (ja) | 1987-08-21 |
Family
ID=12417154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034541A Pending JPS62190865A (ja) | 1986-02-18 | 1986-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100358A (ja) * | 1988-10-07 | 1990-04-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-02-18 JP JP61034541A patent/JPS62190865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100358A (ja) * | 1988-10-07 | 1990-04-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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