JPH07109890B2 - 相補型トランジスタを用いたドライバ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型トランジスタを
用いたドライバ回路に関し、特に、薄膜トランジスタに
よる相補型トランジスタ構造に関する。

【０００２】

【従来の技術】近年、例えば固体イメージセンサのリー
ド・アウト部は、光学系を簡単にするため、読み取り対
象と密着させる密着型のセンサが提案されており、特開
昭５６−１３８９６９号や特開昭５７−１１４２９２号
に開示のような薄膜撮像素子が知られている。これらの
薄膜トランジスタは光電変換部のセル選択用スイッチと
して使用されているもので、Ｎ型又はＰ型のいずれか一
方の導電型トランジスタに対して適用されている。ここ
で、光電変換部のセル選択用トランジスタに対して選択
パルスを供給するスキャン回路等のドライバ回路（周辺
回路）をも同一の基板上に形成したならば、イメージセ
ンサのコンパクト化や低コスト化を図ることができる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
薄膜トランジスタで駆動回路（ドライバ回路）を形成す
ると、次のような問題点が招来する。

【０００４】 薄膜トランジスタの電圧増幅率はバル
クトランジスタに比べて小さいので、十分な駆動出力の
電圧振幅を得るのが難しく、ノイズマージンが小さくな
ってしまう。これは形成された集積回路パターン上に些
細な欠陥がある場合ですら回路動作が不能となり易く、
歩留まりが悪い。

【０００５】 また薄膜トランジスタの電圧増幅率が
小さいことにより、電圧振幅のバラツキも目立ち、光電
変換装置にあっては選択パルスの波高値にバラツキが出
てしまう。このような選択パルスの波高値のバラツキ
は、セル選択用薄膜トランジスタの寄生容量のバラツキ
が僅少であっても、固定パターン雑音の原因となる。

【０００６】 薄膜トランジスタがオンしている場
合、直流的な消費電流が流れ、消費電力が大きく、発熱
により温度上昇が大きい。特に、薄膜トランジスタに用
いている半導体薄膜がアモルファスである場合には、そ
の結晶性が不揃いであること等を原因として、温度変化
によりトランジスタの電気的特性が不具合に変化し、駆
動回路の動作不能に至るおそれがあり、信頼性が悪い。

【０００７】そこで、本発明は上記問題点を解決するも
のであり、その課題は、ドライバ回路を薄膜トランジス
タで構成する場合において、好適な薄膜トランジスタ構
造を実現することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、薄膜トランジスタの相補化
（コンプリメンタリー）構成と、真性半導体のチャネル
領域を具備する多結晶シリコン薄膜を用いた点にある。
即ち、本発明は、Ｐ型絶縁ゲート型電界効果トランジス
タとＮ型絶縁ゲート型電界効果トランジスタとからなる
相補型トランジスタを用いたドライバ回路において、Ｐ
型絶縁ゲート型電界効果トランジスタ及びＮ型絶縁ゲー
ト型電界効果トランジスタは共に絶縁物上の多結晶シリ
コン薄膜に形成されたソース，ドレイン及びチャネル領
域からなる薄膜トランジスタであって、そのＰ型薄膜ト
ランジスタのソース及びドレイン領域はＰ型不純物のド
ープ領域であると共に、そのＮ型薄膜トランジスタのソ
ース及びドレイン領域はＮ型不純物のドープ領域であ
り、Ｐ型薄膜トランジスタ及びＮ型薄膜トランジスタの
チャネル領域は不純物がドープされない真性半導体領域
であることを特徴とする。

【０００９】

【作用】薄膜トランジスタの電圧増幅率は一般に小さい
が、本発明に係るドライバ回路は、Ｐ型絶縁ゲート型電
界効果トランジスタとＮ型絶縁ゲート型電界効果トラン
ジスタとからなるＣＭＯＳ構成であるので、駆動出力の
電圧振幅を必ず電源電圧幅に振ることができ、しかも電
圧振幅のバラツキを無くすことができる。このためノイ
ズマージンを大きくとれる。これにより製造プロセス
上、集積回路パターンに些細な欠陥が生じた場合でも回
路動作の保証ができ、歩留まりの向上を図ることができ
る。換言すると、薄膜トランジスタをＣＭＯＳ構成にす
ることよって初めてドライバ回路の薄膜トランジスタ化
を実現でき、集積化を高めることができる。また、電圧
振幅のバラツキを除去できるので、例えば固体イメージ
センサの走査回路に適用した場合にも、固定パターン雑
音の発生を抑制することができる。

【００１０】ソース，ドレイン及びチャネル領域は多結
晶シリコン薄膜で形成されているので、その結晶性の不
完全さは若干あるものの、アモルファスの場合に比して
結晶の不揃いは無く、温度変化による電気的特性の変化
を抑制できるが、貫通電流が流れないレシオレス回路で
駆動回路が構成されているので、直流的な消費電流が流
れず、消費電力は非常に小さい。このために上記の温度
変化も抑制できる。

【００１１】特に、チャネル領域を不純物がドープされ
ない真性領域としてあるので、オフ電流は最小に設定さ
れている。この結果、熱伝導性の悪い絶縁物の上に薄膜
トランジスタを構成した場合であっても、温度上昇が起
こり難いので、電気的特性が不具合に変化せず、回路が
動作不能に陥ることがなく、信頼性を高めることができ
る。

【００１２】更にまた、Ｎ型及びＰ型の薄膜トランジス
タのチャネル領域は共に不純物のドープされない真性半
導体領域としてあるので、製造プロセス上の簡略性によ
り製造工程が削減できることは勿論のこと、負荷素子と
駆動素子との電気的分離が不要であり、加えて１回の選
択的イオン打ち込みの打ち分けマスクを必要とするだけ
であるのでレイアウトフリーであり、集積密度を高める
ことができる。

【００１３】

【参考例】まず、本発明の実施例を説明する前に、薄膜
トランジスタを用いたラインセンサを参考例として説明
しておく。

【００１４】図１は参考例においてドライバ回路が適用
されるラインセンサの全体構成を示すブロック図であ
る。ラインセンサはエレメント８がライン状にＮビット
配置されたもので、１つのエレメント８はスキャン回路
１，スイッチング回路２，感光セル部３からなる。スキ
ャン回路１は図２に示す如くシフトレジスタであり、そ
の各出力（Ｑ₁ 〜Ｑ_N ）はスイッチング回路２における
スイッチングトランジスタ４のゲート５に印加され、ス
イッチングトランジスタ４がオン−オフ制御される。光
量に応じて感光セル部３内に蓄えられた電荷量はスイッ
チングトランジスタ４がオンすることにより出力ライン
Ｖ_O へ読み出される。Ｎビットのセルが順次スキャン回
路１により読み出され、各セルのシリアル・データとし
て出力ラインＶ_O に現れる。この結果、各セルに照射さ
れた光量に比例した電気量に変換されることになる。

【００１５】図２は図１の具体的回路図である。スキャ
ン回路１は基本的にはシフトレジスタであり、例えばＤ
フリップフロップ１２がＮビット縦列接続されている。
走査データ入力端子１１には走査データ入力信号Ｄ_INが
与えられ、走査クロック入力端子１０には走査クロック
入力信号ＣＬ_INが与えられる。スイッチング回路２はス
イッチングトランジスタ４（１３）で構成され、このト
ランジスタ１３は薄膜トランジスタがＮビット分設けら
れている。感光セル部３は、光電変換素子１４とキャパ
シタ１５の並列回路で構成されている。

【００１６】図３は上記ラインセンサの各部の動作波形
を示しており、シフトレジスタ列の各出力Ｑ₁ 〜Ｑ_N が
順次出力されると、スイッチングトランジスタ４（１
３）が順次選択されることに応じて、充電電流が出力ラ
インＶ_O に出てくる。このピーク値が各セルの光量に対
応しているので、ローパスフィルタやピークホールド回
路を通すことにより、光量に比例した信号レベルが得ら
れる。

【００１７】図４は上記ラインセンサにおけるスイッチ
ング回路と感光セル部の半導体構造を示し、（ロ）は平
面図で、（イ）は（ロ）のＡＢ線に沿って切断した状態
を示す断面図である。まず、ガラスやセラミック等の材
料からなる基板３１上に多結晶シリコン薄膜をデポジジ
ットしてパターニングすることによりソース３４，チャ
ネル３３，ドレイン３２の半導体薄膜領域を形成する。
その後、熱酸化又はＣＶＤ法によりゲート絶縁膜３５を
形成し、更に例えば多結晶シリコン等のゲート電極材料
をデポジットしてパターニングすることによりゲート電
極３６を形成する。そしてイオン打込法によりセルフア
ラインでソース・ドレイン電極３２，３４としてＰ型又
はＮ型域を作る。その後、層間絶縁膜，例えばシリコン
酸化膜４１をＣＶＤ法で形成してからコンタクトホール
３７，４３を開孔し、出力ラインＶ_O となるＡｌ配線層
３８と感光体層の下電極のＡｌ層３９を形成する。そし
て全体にアモルファスシリコン等の感光体層４０をプラ
ズマＣＶＤ法でデポジットして、その上に感光体層４０
の上電極となる透明電極層４２を形成する。感光体層４
０は光が照射しない状態では暗電流は１ｐＡ以下であ
り、光に対しては数ｐＡ／ｌｘに設定しておく。この方
式は感光体層４０がキャパシタを兼ねて形成されるのが
利点である。感光体層４０としてアモルファスシリコン
を用いると暗電流が非常に小さく、また光電流が多いの
で、光読み取り用素子に向いている。

【００１８】図１１はアモルファスシリコン膜の感光特
性の代表例を示すグラフであり、このグラフから判るよ
うに、アモルファスシリコン膜を感光体層４０として用
いると、照度１ｌｘ（１ルックス）以下まで読み取り検
出することができる。なお、図４のように、感光体層４
０を縦型（膜垂直）導電タイプとすると、感光体層４０
及び上部電極４２のエッチング・オフが不要であるの
で、単に膜をデポジットすればよいという簡単さが製造
上の特長となっている。

【００１９】図５は上記ラインセンサにおけるスイッチ
ング回路と感光セル部の別の半導体構造を示す。この半
導体構造では感光体層は横型（膜水平）導電タイプを用
いるものである。基板５１上に薄膜トランジスタとキャ
パシタを形成するシリコン薄膜をＣＶＤ法で形成する。
次に、電荷蓄積用キャパシタの下部電極部５４にはＮ又
はＰ型層をイオン打込により形成してから、多結晶シリ
コン等のゲート電極５６とキャパシタの上部電極５７を
形成した後、更にもう１回イオン打込みを実施すると、
セルフアラインによりＮ型又はＰ型のソース域５２，真
性領域のチャネル部５３，ドレイン域６１１，ゲート電
極５６よりなるスイッチング用薄膜トランジスタ部と下
部電極５４，上部電極５７と絶縁膜５５からなるキャパ
シタが形成される。その後、層間絶縁膜５８をデポジッ
トしてからコンタクトホール６０，６１，６２を開孔
し、出力ラインＶ_O となるＡｌ配線６３と感光体層５９
を形成する。感光体層５９はＣｄＳやアモルファスシリ
コン等の光に対して敏感な半導体材料であり、キャパシ
タと並列に配置されている。この結果、光が照射されな
いときは感光体層５９は非常に高抵抗であり、キャパシ
タに蓄積された電荷を放電することはないが、光が照射
されると、キャパシタの電荷を放電するので、スイッチ
ングトランジスタがオンしたとき充電電流を生じること
になり、この結果、光量が電気量に変換される。図５に
示す構造の特徴は、感光体層５９を横型導電性として用
いることにより、上下の電極が不要となることと、膜の
ピンホールが多くても使用可能なことである。

【００２０】図６は上記ラインセンサにおけるスイッチ
ング回路と感光セル部の更に別の構成例を示す回路図で
ある。この参考例では薄膜トランジスタ６６が感光体と
して動作する。図１２は薄膜トランジスタの光特性を示
しており、光電流値はゲート電圧Ｖ_G により制御するこ
とができる。図６は一番簡単な使用例としてＶ_G ＝０の
状態（負荷ＭＯＳ状態）である。ここでトランジスタ６
５は遮光された薄膜トランジスタ、６７は感光体として
動作する薄膜トランジスタ６６のゲート電極、Ｖ_O は出
力ライン、Ｖ_SSは共通電位、Ｑ_N はシフトレジスタ列の
各出力であってスイッチング用薄膜トランジスタ６５の
ゲート電極に印加される。

【００２１】図７は図６の回路構成を実現した半導体構
造を示す。基板７０上にトランジスタを形成する第１層
目のシリコン薄膜を形成してからパターニングして、そ
の上に熱酸化法等によりゲート絶縁膜７８を形成し、次
に、ゲート電極７６，７７を形成してＮ型又はＰ型のイ
オン打込み法によりセルフアラインでトランジスタのソ
ース域７１，チャネル部７２，ドレイン域７３，感光体
チャネル７４，固定電極７５を形成する。この後、層間
絶縁膜７９を形成し、コンタクトホール８３，８４，８
５を開孔してからＡｌ層よりなる出力ライン８０，光遮
蔽層８１，固定電位ライン８２を形成する。このような
構造では感光体域は薄膜トランジスタのチャネル７４で
あり、キャパシタはゲート電極７７とドレイン域７３と
の間の寄生容量をそのまま利用するものである。

【００２２】

【実施例】以下に、本発明の実施例に係るドライバ回路
としてのスキャン回路を説明する。

【００２３】本例のドライバ回路は前述したラインセン
サのスキャン（走査）回路であり、このスキャン回路は
ある程度の速いスピードが要求される。例えばラインセ
ンサのエレメント数が１０００で、読み出しサイクルが
１msecとすると、スキャン・スピードは１ＭHzである。
このため、スキャン回路には高速で動作可能なシフトレ
ジスタと、それを構成するトランジスタが要求される。

【００２４】図８は本発明の実施例においてＣＭＯＳ
（相補型ＭＯＳトランジスタ）構成のスキャン回路の一
例であり、ラインセンサの１エレメント分の回路構成を
示している。ここでφは正相クロック入力、Φは逆相ク
ロック入力、Ｄは走査データ入力、Ｑは走査データ出力
である。Ｐチャネル薄膜トランジスタ（Ｐ−ＴＦＴ）９
０〜９３とＮチャネル薄膜トランジスタ（Ｎ−ＴＦＴ）
９４〜９７により形成される。薄膜トランジスタ９１と
９４は走査データ入力Ｄの印加するゲート電極が共通で
あるＣＯＳインバータ回路で、Ｐチャネル薄膜トランジ
スタ９１と電源との間には正相クロック入力φで開閉制
御されるＰチャネル薄膜トランジスタ９０がトーテムポ
ール接続していると共に、Ｎチャネル薄膜トランジスタ
９４と接地電源との間には逆相クロック入力Φで開閉制
御されるＮチャネル薄膜トランジスタ９５がトーテムポ
ール接続している。薄膜トランジスタ９１と９４の共通
ドレインには薄膜トランジスタ９３と９６で構成される
ＣＯＳインバータ回路のゲートが接続している。Ｐチャ
ネル薄膜トランジスタ９３と電源との間には逆相クロッ
ク入力Φで開閉制御されるＰチャネル薄膜トランジスタ
９２がトーテムポール接続していると共に、Ｎチャネル
薄膜トランジスタ９６と接地電源との間には正相クロッ
ク入力φで開閉制御されるＮチャネル薄膜トランジスタ
９７がトーテムポール接続している。第１段目のＣＯＳ
インバータ回路（薄膜トランジスタ９１と９４）は正相
クロック入力φの低レベル期間（逆相クロック入力Φの
高レベル期間）で電源付勢され、逆に、第２段目のＣＯ
Ｓインバータ回路（薄膜トランジスタ９３と９６）は正
相クロック入力φの高レベル期間（逆相クロック入力Φ
の低レベル期間）で電源付勢される。従って、走査デー
タ入力Ｄが入力されると、クロック入力の１周期分のパ
ルス幅のシフトパルスが走査データ出力Ｑから出力され
る。

【００２５】図９は図８のＣＭＯＳ薄膜トランジスタの
半導体構造を示す。この半導体構造においては、基板１
００上に第１層目のシリコン薄膜１０１を形成後、ゲー
ト酸化膜１０２を形成し、この後ゲート電極１０３を形
成する。次に、Ｐチャネル薄膜トランジスタ１０４側に
はボロンイオンを、Ｎチャネル薄膜トランジスタ１０５
側にはリン又はヒ素イオンを打込むと、各々の薄膜トラ
ンジスタがセルフアラインンで形成される。このように
ＣＭＯＳ薄膜トランジスタ（ＴＦＴ）の場合、従来の単
結晶ウェハによるイメージセンサに比し、単にイオン打
込み工程を１回のみ追加すると、モノチャネルデバイス
（Ｎ−ＭＯＳ又はＰ−ＭＯＳ）からＣＭＯＳができるこ
とが大きな特徴である。これは１つにはチャネル領域が
Ｐ型でもＮ型でも不純物を含まない真性半導体領域を共
通に用いていることによる。

【００２６】ところで、薄膜トランジスタをアナログス
イッチとして用いた場合、薄膜トランジスタのオン電流
は大きく、オフ電流は小さくしなくてはならない。一
方、駆動回路を薄膜トランジスタのＣＭＯＳ回路とした
場合には、その薄膜トランジスタのオン電流は大きくな
ければならないが、オフ電流はある程度大きくなっても
構わない。このため、製造プロセス上の利点をも考慮す
ると、薄膜トランジスタのＣＭＯＳ回路を駆動回路とし
て用いることが好適である。ここで、薄膜トランジスタ
のチャネル領域の不純物濃度がゼロの場合に、ゲート・
ソース間電圧がゼロのときオン電流が最小となる。その
不純物濃度がＰ型に傾いてもＮ型に傾いても、オフ電流
は増加する。チャネル領域を真性としない場合には製造
上若干のＰＮバラツキによりオフ電流の増加が生じる
が、本例のように、チャネル領域を不純物ドープのない
真性領域として設定することによってオフ電流を最小に
することができる。

【００２７】薄膜トランジスタ（ＴＦＴ）はスキャン回
路においても、スイッチングトランジスタにおいてもス
ピードが要求され、更に、トランジスタ特性を改良する
必要がある。ここで、トランジスタ部の形成プロセスの
一例として熱酸化膜をゲート絶縁膜として用いると、良
好なトランジスタ特性が得られる。第１層目のチャネル
部とソース・ドレインを構成する不純物を含まないシリ
コン薄膜を減圧ＣＶＤ法により５７０°Ｃのデポジジョ
ン温度にて約２０００〜５０００Å形成し、パターニン
グの後、１１００°Ｃ〜１１５０°ＣにてＯ₂ 雰囲気で
熱酸化工程を施すと、１５００Åの良好なゲート絶縁膜
１０２が形成されると同時に、第１層目のシリコン薄膜
１０１のグレイン（結晶粒）が成長して良好な多結晶質
になる。

【００２８】この後、Ｎ⁺ ドープされた多結晶シリコン
のゲート電極を形成し、その後ゲート電極をマスクとし
てＰイオンを１×１０¹⁵／cm² のドーズ量で打ち込む
と、チャネルのみ不純物がドープされない真性領域とし
て残る。この後、Ｈ₂ プラズマ処理を実施すると特性が
より改良される。なお、図４，図５に示す半導体構造に
おいて、感光体膜としてアモルファスシリコンを用いる
際、水素ベースのプラズマＣＶＤで行うと、同時にＴＦ
ＴもＨ₂ プラズマ処理が自動的に施される。また図７の
方式でも別個に行うことが可能である。

【００２９】図１０は上記の製造工程を経て得られたＮ
チャネル薄膜トランジスタの特性を示すグラフである。
多結晶シリコンが半導体薄膜として用いられているの
で、チャネル・キャリア移動度は約８０cm² ／Ｖ・sec
であり、単結晶シリコンの約１／５という良好な特性で
ある。また、この薄膜トランジスタを用いて構成したス
キャン回路は約２〜５ＭHzで動作し、十分な高速性が得
られる。またスイッチングトランジスタのスイッチング
スピードは１００nsecである。

【００３０】

【発明の効果】以上説明したように、本発明は、薄膜ト
ランジスタからなるＣＭＯＳ回路でドライバ回路を構成
し、そのＰ型及びＮ型薄膜トランジスタの多結晶半導体
薄膜におけるチャネル領域を、共に不純物のドープされ
ない真性領域として設定した点に特徴を有するものであ
るので、次の効果を奏する。

【００３１】 薄膜トランジスタの電圧増幅率は一般
に小さいが、ＣＭＯＳ構成であるので、駆動出力の電圧
振幅を必ず電源電圧幅とすることができ、しかも電圧振
幅のバラツキを無くすことができる。このためノイズマ
ージンが大きくなる。これにより集積回路パターンに些
細な欠陥があっても回路動作は確実にできるので、歩留
まりの向上を図ることができる。

【００３２】 また、電圧振幅のバラツキを除去でき
るので、ドライバ回路として例えば固体イメージセンサ
の走査回路に適用した場合でも、固定パターン雑音の発
生を抑制することができる。

【００３３】 ソース，ドレイン及びチャネル領域は
多結晶シリコン薄膜で形成されているので、その結晶性
の不揃いは若干あるものの、アモルファスの場合に比し
て結晶の不揃いは無く、温度変化による電気的特性の変
化を抑制できる。また、貫通電流が流れないレシオレス
回路で駆動回路が構成されているので、直流的な消費電
流が流れず、消費電力は非常に小さい。このために上記
の温度変化も抑制できる。特に、チャネル領域を不純物
がドープされない真性領域としてあるので、オフ電流は
最小に設定されている。この結果、熱伝導性の悪い絶縁
物の上に薄膜トランジスタを構成した場合であっても、
温度上昇が起こり難いので、電気的特性が不具合に変化
せず、回路が動作不能に陥ることがなく、信頼性を高め
ることができる。

【００３４】 更にまた、Ｎ型及びＰ型の薄膜トラン
ジスタのチャネル領域は共に不純物がドープされない真
性半導体領域としてあるので、自己整合的に薄膜トラン
ジスタを製造でき、製造コストの低減化を図ることがで
きる。そして、負荷素子と駆動素子との電気的分離が不
要であり、加えて１回の選択的イオン打ち込みの打ち分
けマスクを必要とするだけであるのでレイアウトフリー
であり、集積密度を高めることができる。

【図面の簡単な説明】

【図１】参考例としてラインセンサの全体構成を示すブ
ロック図である。

【図２】図１の具体的回路図である。

【図３】図１のラインセンサの各部の動作波形を示す波
形図である。

【図４】図１のラインセンサにおけるスイッチング回路
と感光セル部の半導体構造を示し、（ロ）は平面図で、
（イ）は（ロ）のＡＢ線に沿って切断した状態を示す断
面図である。

【図５】図１のラインセンサにおけるスイッチング回路
と感光セル部の別の半導体構造を示し、（ロ）は平面図
で、（イ）は（ロ）のＣＤ線に沿って切断した状態を示
す断面図である。

【図６】図１のラインセンサにおけるスイッチング回路
と感光セル部の更に別の構成例を示す回路図である。

【図７】図６の回路構成を実現した半導体構造を示し、
（ロ）は平面図で、（イ）は（ロ）のＥＦ線に沿って切
断した状態を示す断面図である。

【図８】本発明の実施例において、ＣＭＯＳ（相補型Ｍ
ＯＳトランジスタ）構成のスキャン回路の一例であり、
ラインセンサの１エレメント分を示す回路図である。

【図９】図８におけるＣＭＯＳ薄膜トランジスタの半導
体構造を示す断面図である。

【図１０】本発明の実施例に用いたＮチャネル薄膜トラ
ンジスタの特性例を示すグラフである。

【図１１】アモルファスシリコンを用いた感光体層の光
特性を示すグラフである。

【図１２】薄膜トランジスタを感光体として用いる場合
の光特性を示すグラフである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｚ

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｐ型絶縁ゲート型電界効果トランジスタと
   Ｎ型絶縁ゲート型電界効果トランジスタとからなる相補
   型トランジスタを用いたドライバ回路において、該Ｐ型
   絶縁ゲート型電界効果トランジスタ及び該Ｎ型絶縁ゲー
   ト型電界効果トランジスタは共に絶縁物上の多結晶シリ
   コン薄膜に形成されたソース，ドレイン及びチャネル領
   域からなる薄膜トランジスタであって、そのＰ型薄膜ト
   ランジスタのソース及びドレイン領域はＰ型不純物のド
   ープ領域であると共に、そのＮ型薄膜トランジスタのソ
   ース及びドレイン領域はＮ型不純物のドープ領域であ
   り、該Ｐ型薄膜トランジスタ及び該Ｎ型薄膜トランジス
   タのチャネル領域は不純物がドープされない真性半導体
   領域であることを特徴とする相補型トランジスタを用い
   たドライバ回路。