JPH07111823B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07111823B2 JPH07111823B2 JP61062052A JP6205286A JPH07111823B2 JP H07111823 B2 JPH07111823 B2 JP H07111823B2 JP 61062052 A JP61062052 A JP 61062052A JP 6205286 A JP6205286 A JP 6205286A JP H07111823 B2 JPH07111823 B2 JP H07111823B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- divided bit
- divided
- pair
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は大規模集積化された半導体メモリに関し、特
にCMOSプロセスで形成されたダイナミック・ランダム・
アクセス・メモリ（以下ダイナミックRAMと称す）に関
するものである。
にCMOSプロセスで形成されたダイナミック・ランダム・
アクセス・メモリ（以下ダイナミックRAMと称す）に関
するものである。
［従来の技術］ 通常ダイナミックRAMでは１個のトランジスタと１個の
コンデンサ（1Tr1C）とによって構成されるメモリセル
が使用されるが、この場合、メモリセルのコンデンサの
容量に対するビット線の容量の比が小さいほど、情報読
出時のビット線の電位変化量が大きくなり、センスアン
プに対する入力電位差が大きくなるため、情報の読出動
作が確実に行なわれる。しかし、メモリが大容量化され
集積度が上がるにつれてメモリセルサイズは小さくなる
ため、メモリセル容量が小さくなる。一方、１本のビッ
ト線に接続されるメモリセルの数が増加するため、ビッ
ト線が長くなりビット線容量は大きくなる傾向にある。
このため、メモリセル容量に対するビット線容量の比率
が大きくなり、情報の読出動作が確実に行なわれなくな
るおそれが生じてきている。この問題を解決するため、
１本のビット線を複数のブロックに分割し、メモリセル
容量とビット線容量との比を小さくする方法が試みられ
ている。
コンデンサ（1Tr1C）とによって構成されるメモリセル
が使用されるが、この場合、メモリセルのコンデンサの
容量に対するビット線の容量の比が小さいほど、情報読
出時のビット線の電位変化量が大きくなり、センスアン
プに対する入力電位差が大きくなるため、情報の読出動
作が確実に行なわれる。しかし、メモリが大容量化され
集積度が上がるにつれてメモリセルサイズは小さくなる
ため、メモリセル容量が小さくなる。一方、１本のビッ
ト線に接続されるメモリセルの数が増加するため、ビッ
ト線が長くなりビット線容量は大きくなる傾向にある。
このため、メモリセル容量に対するビット線容量の比率
が大きくなり、情報の読出動作が確実に行なわれなくな
るおそれが生じてきている。この問題を解決するため、
１本のビット線を複数のブロックに分割し、メモリセル
容量とビット線容量との比を小さくする方法が試みられ
ている。
第４図は、たとえばアイ・エス・エス・シー・シー・84
（ISSCC 84）ダイジェスト・オブ・テクニカル・ペーパ
ーズ p.278〜279に示される従来のダイナミックRAMの
一部の構成を示す回路図である。初めにこの回路の構成
について説明する。図において、ビット線は２分割さ
れ、センスアンプを両側の分割ビット線で共用する、い
わゆるシェアードセンスアンプ構成がとられている。ま
た、上記文献では、メモリセルのトランジスタがＰチャ
ンネルMOSトランジスタで構成され、センスアンプがＰ
チャンネルMOSトランジスタで構成され、リストア回路
ＮチャンネルMOSトランジスタで構成された場合につい
て記載されているが、この第４図では説明の便宜上、こ
れらのトランジスタの導電形を上記導電形と逆にした場
合について示しており、また回路の構成も多少簡略化し
て複数の折返し形ビット線（folded bit line）対のう
ち１対の折返し形ビット線対を示している。
（ISSCC 84）ダイジェスト・オブ・テクニカル・ペーパ
ーズ p.278〜279に示される従来のダイナミックRAMの
一部の構成を示す回路図である。初めにこの回路の構成
について説明する。図において、ビット線は２分割さ
れ、センスアンプを両側の分割ビット線で共用する、い
わゆるシェアードセンスアンプ構成がとられている。ま
た、上記文献では、メモリセルのトランジスタがＰチャ
ンネルMOSトランジスタで構成され、センスアンプがＰ
チャンネルMOSトランジスタで構成され、リストア回路
ＮチャンネルMOSトランジスタで構成された場合につい
て記載されているが、この第４図では説明の便宜上、こ
れらのトランジスタの導電形を上記導電形と逆にした場
合について示しており、また回路の構成も多少簡略化し
て複数の折返し形ビット線（folded bit line）対のう
ち１対の折返し形ビット線対を示している。
折返し形ビット線対は分割ビット線BL1,BLN,BL2および
▲▼，▲▼，▲▼″に分割されてい
る。分割ビット線BLNおよび▲▼にはセンスアン
プSAが接続され、分割ビット線BL1および▲▼に
はリストア回路RE1が接続され、分割ビット線BL2および
▲▼にはリストア回路RE2が接続されている。セ
ンスアンプSAはＮチャンネルMOSトランジスタQN1,QN2に
より構成され、リストア回路RE1およびRE2は各々Ｐチャ
ンネルMOSトランジスタQP1,QP2およびQP3,QP4により構
成されている。MOSトランジスタQN1,QN2のソースは共通
にＮチャンネルMOSトランジスタからなるセンスアンプ
駆動トランジスタPN5に接続され、MOSトランジスタQP1,
QP2のソースおよびMOSトランジスタQP3,QP4のソースは
各々共通にＰチャンネルMOSトランジスタからなるリス
トア回路駆動トランジスタQP5およびQP6に接続されてい
る。MOSトランジスタQN5のゲートにはセンスアンプ活性
化信号SNが与えられ、MOSトランジスタQP5およびQP6の
ゲートにはリストア回路活性化信号SP1およびSP2が与え
られている。分割ビット線BL1とBLNおよびBL2とBLNは各
々ＮチャンネルMOSトランジスタからなるトランスファ
ゲートトランジスタQT1およびQT3を介して接続され、分
割ビット線▲▼と▲▼および▲▼と
▲▼は各々ＮチャンネルMOSトランジスタからな
るトランスファゲートトランジスタQT2およびQT4を介し
て接続されている。トランスファゲートトランジスタQT
1,QT2およびQT3,QT4のゲートには各々トランスファ信号
T1およびT2が与えられている。分割ビット線BL1および
▲▼はＮチャンネルMOSトランジスタからなる列
ゲートトランジスタQY1およびQY2を介してバス線BUおよ
び▲▼に接続されており、列ゲートトランジスタQY
1およびQY2のゲートには列選択信号Ｙが与えられてい
る。各分割ビット線にはメモリ容量に応じて複数のメモ
リセルが接続されるが、ここでは代表的に分割ビット線
BL2に接続されたメモリセルMC1のみを示す。CSおよびQS
はメモリセルMC1を構成するコンデンサおよびＮチャン
ネルMOSトランジスタであり、MOSトランジスタQSのゲー
トはワード線WL1の一部を構成している。また、コンデ
ンサCSの一方の電極はメモリセルプレート電位VSGに接
続されている。
▲▼，▲▼，▲▼″に分割されてい
る。分割ビット線BLNおよび▲▼にはセンスアン
プSAが接続され、分割ビット線BL1および▲▼に
はリストア回路RE1が接続され、分割ビット線BL2および
▲▼にはリストア回路RE2が接続されている。セ
ンスアンプSAはＮチャンネルMOSトランジスタQN1,QN2に
より構成され、リストア回路RE1およびRE2は各々Ｐチャ
ンネルMOSトランジスタQP1,QP2およびQP3,QP4により構
成されている。MOSトランジスタQN1,QN2のソースは共通
にＮチャンネルMOSトランジスタからなるセンスアンプ
駆動トランジスタPN5に接続され、MOSトランジスタQP1,
QP2のソースおよびMOSトランジスタQP3,QP4のソースは
各々共通にＰチャンネルMOSトランジスタからなるリス
トア回路駆動トランジスタQP5およびQP6に接続されてい
る。MOSトランジスタQN5のゲートにはセンスアンプ活性
化信号SNが与えられ、MOSトランジスタQP5およびQP6の
ゲートにはリストア回路活性化信号SP1およびSP2が与え
られている。分割ビット線BL1とBLNおよびBL2とBLNは各
々ＮチャンネルMOSトランジスタからなるトランスファ
ゲートトランジスタQT1およびQT3を介して接続され、分
割ビット線▲▼と▲▼および▲▼と
▲▼は各々ＮチャンネルMOSトランジスタからな
るトランスファゲートトランジスタQT2およびQT4を介し
て接続されている。トランスファゲートトランジスタQT
1,QT2およびQT3,QT4のゲートには各々トランスファ信号
T1およびT2が与えられている。分割ビット線BL1および
▲▼はＮチャンネルMOSトランジスタからなる列
ゲートトランジスタQY1およびQY2を介してバス線BUおよ
び▲▼に接続されており、列ゲートトランジスタQY
1およびQY2のゲートには列選択信号Ｙが与えられてい
る。各分割ビット線にはメモリ容量に応じて複数のメモ
リセルが接続されるが、ここでは代表的に分割ビット線
BL2に接続されたメモリセルMC1のみを示す。CSおよびQS
はメモリセルMC1を構成するコンデンサおよびＮチャン
ネルMOSトランジスタであり、MOSトランジスタQSのゲー
トはワード線WL1の一部を構成している。また、コンデ
ンサCSの一方の電極はメモリセルプレート電位VSGに接
続されている。
次に第２図の回路の情報読出動作を、メモリセルMC1の
コンデンサCSが充電されていない状態、すなわち情報
“0"が記憶されている場合について第５図の動作波形図
を参照しながら説明する。時刻t0にトランスファ信号T1
が“L"レベルになり分割ビット線BLNとBL1および▲
▼と▲▼を分離する。このときまでに、分割ビ
ット線BL1,▲▼,BL2,▲▼,BLN,▲▼
は図示しない手段により中間電位（VCC−VSS）/2にプリ
チャージされている。ここで、VCCは電源電位、VSSは接
地電位である。時速t1に選択されたワード線WL1が“H"
レベルになると、MOSトランジスタQSがオンして分割ビ
ット線▲▼の電位が少し下がり、分割ビット線BL
2と▲▼との間に電位差が生じる時刻t2にセンス
アンプ活性化信号SNが“H"レベルになると分割ビット線
BL2と▲▼との間の電位差が拡大される。すなわ
ち、分割ビット線▲▼の電位は上記中間電位付近
に保たれるが、分割ビット線BL2の電位はトランスファ
ゲートトランジスタQT3およびセンスアンプSAを通して
接地電位VSS近くまで放電される。時刻t3にリストア回
路活性化信号SP2が“L"レベルになると分割ビット線▲
▼の電位はリストア回路RE2により電源電位VCC近
くまで引き上げられ、分割ビット線BL2と▲▼と
の間の電位差はさらに拡大される。時刻t4にトランスフ
ァ信号T1が再び“H"レベルになると、分割ビット線BLN
および▲▼の電位が分割ビット線BL1および▲
▼に伝達される。この結果、分割ビット線BL1の電
位は接地電位VSS近くまで放電され、分割ビット線▲
▼の電位は引き上げられる。時刻t5にリストア回路
活性化信号SP1が“L"レベルになると分割ビット線▲
▼の電位は電源電位VCC付近まで引上げられる。時
刻t6に列選択信号Ｙが“H"レベルになり、分割ビット線
BL1および▲▼の電位がバス線BUおよび▲▼
に伝達されて、メモリセルMC1に記憶された情報“0"が
読出される。
コンデンサCSが充電されていない状態、すなわち情報
“0"が記憶されている場合について第５図の動作波形図
を参照しながら説明する。時刻t0にトランスファ信号T1
が“L"レベルになり分割ビット線BLNとBL1および▲
▼と▲▼を分離する。このときまでに、分割ビ
ット線BL1,▲▼,BL2,▲▼,BLN,▲▼
は図示しない手段により中間電位（VCC−VSS）/2にプリ
チャージされている。ここで、VCCは電源電位、VSSは接
地電位である。時速t1に選択されたワード線WL1が“H"
レベルになると、MOSトランジスタQSがオンして分割ビ
ット線▲▼の電位が少し下がり、分割ビット線BL
2と▲▼との間に電位差が生じる時刻t2にセンス
アンプ活性化信号SNが“H"レベルになると分割ビット線
BL2と▲▼との間の電位差が拡大される。すなわ
ち、分割ビット線▲▼の電位は上記中間電位付近
に保たれるが、分割ビット線BL2の電位はトランスファ
ゲートトランジスタQT3およびセンスアンプSAを通して
接地電位VSS近くまで放電される。時刻t3にリストア回
路活性化信号SP2が“L"レベルになると分割ビット線▲
▼の電位はリストア回路RE2により電源電位VCC近
くまで引き上げられ、分割ビット線BL2と▲▼と
の間の電位差はさらに拡大される。時刻t4にトランスフ
ァ信号T1が再び“H"レベルになると、分割ビット線BLN
および▲▼の電位が分割ビット線BL1および▲
▼に伝達される。この結果、分割ビット線BL1の電
位は接地電位VSS近くまで放電され、分割ビット線▲
▼の電位は引き上げられる。時刻t5にリストア回路
活性化信号SP1が“L"レベルになると分割ビット線▲
▼の電位は電源電位VCC付近まで引上げられる。時
刻t6に列選択信号Ｙが“H"レベルになり、分割ビット線
BL1および▲▼の電位がバス線BUおよび▲▼
に伝達されて、メモリセルMC1に記憶された情報“0"が
読出される。
第６図は、たとえば特開昭59-101093号公報に示される
従来の他のダイナミックRAMの一部の構成を示す回路図
である。初めにこの回路の構成について説明する。図に
おいて、この回路はＮチャンネルMOSトランジスタのみ
で構成されており、ここでは説明の便宜上、複数の折返
し形ビット線対のうち１対の折返し形ビット線を示して
いる。折返し形ビット線対は、分割ビット線BL4,BL5,BL
6および▲▼，▲▼，▲▼に３分割
されている。分割ビット線BL4および▲▼にはア
クティブプルアップ回路AP,ビット線プリチャージ回路B
Cが接続されている。各分割ビット線対間にトランスフ
ァゲートトランジスタQT1,QT2,QT3,QT4が設けられてお
り、分割ビット線▲▼とバス線▲▼間および
分割ビット線BL4とバス線BU間に列ゲートトランジスタQ
Y1およびQY2が設けられている。分割ビット線BL5および
▲▼にはセンスアンプSA5が接続され、分割ビッ
ト線BL6および▲▼にはセンスアンプSA6が接続さ
れている。分割ビット線BL5,▲▼およびBL6,▲
▼にはメモリ容量に応じて複数のメモリセルが接続
されるが、ここでは代表的に分割ビット線BL5に接続さ
れたメモリセルMC1のみを示す。CSおよびQSはメモリセ
ルMC1を構成するコンデンサおよびＮチャンネルMOSトラ
ンジスタであり、MOSトランジスタQSのゲートはワード
線WL1の一部を構成している。また、コンデンサCSの一
方の電極はメモリセルプレート電位VSGに接続されてい
る。
従来の他のダイナミックRAMの一部の構成を示す回路図
である。初めにこの回路の構成について説明する。図に
おいて、この回路はＮチャンネルMOSトランジスタのみ
で構成されており、ここでは説明の便宜上、複数の折返
し形ビット線対のうち１対の折返し形ビット線を示して
いる。折返し形ビット線対は、分割ビット線BL4,BL5,BL
6および▲▼，▲▼，▲▼に３分割
されている。分割ビット線BL4および▲▼にはア
クティブプルアップ回路AP,ビット線プリチャージ回路B
Cが接続されている。各分割ビット線対間にトランスフ
ァゲートトランジスタQT1,QT2,QT3,QT4が設けられてお
り、分割ビット線▲▼とバス線▲▼間および
分割ビット線BL4とバス線BU間に列ゲートトランジスタQ
Y1およびQY2が設けられている。分割ビット線BL5および
▲▼にはセンスアンプSA5が接続され、分割ビッ
ト線BL6および▲▼にはセンスアンプSA6が接続さ
れている。分割ビット線BL5,▲▼およびBL6,▲
▼にはメモリ容量に応じて複数のメモリセルが接続
されるが、ここでは代表的に分割ビット線BL5に接続さ
れたメモリセルMC1のみを示す。CSおよびQSはメモリセ
ルMC1を構成するコンデンサおよびＮチャンネルMOSトラ
ンジスタであり、MOSトランジスタQSのゲートはワード
線WL1の一部を構成している。また、コンデンサCSの一
方の電極はメモリセルプレート電位VSGに接続されてい
る。
次に第６図の回路の情報読出動作を、メモリセルMC1の
コンデンサCSが充填されていない状態、すなわち情報
“0"が記憶されている場合について第７図の動作波形図
を参照しながら説明する。時刻t0以前においては、トラ
ンスファ信号BSCおよびリセット信号RSTが共に“H"レベ
ルとなっており、トランスファゲートトランジスタQT1
〜QT4がすべてオンしている。したがって、分割ビット
線BL4,BL5,BL6が互いに接続され、かつ分割ビット線▲
▼，▲▼，▲▼も互いに接続されて
いる。また、リセット信号RSTが“H"レベルとなること
によりビット線プリチャージ回路BCが動作して、各分割
ビット線を中間電位（VCC−VSS）/2にプリチャージす
る。時刻t1においてトランスファ信号BSCおよびリセッ
ト信号RSTが共に“L"レベルになり、時刻t1に選択され
たワード線WL1が“H"レベルになると、分割ビット線BL5
の電位が少し下がり、分割ビット線BL5と▲▼と
の間に電位差が生じる。時刻t2にセンスアンプ活性化信
号SN5が“H"レベルになるとセンスアンプSA5が動作し
て、分割ビット線BL5と▲▼との間の電位差が拡
大される。時刻t3にトランスファ信号BSCが“H"レベル
になるとトランスファゲートトランジスタQT1〜QT4がオ
ンして、分割ビット線BL5および▲▼の電位が分
割ビット線BL4,BL6および▲▼，▲▼に伝
達される。時刻t4にセンスアンプ活性化信号SN6が“H"
レベルになることにより分割ビット線BL6と▲▼
との間の電位差が拡大され、したがって分割ビット線BL
4と▲▼との電位差および分割ビット線BL5と▲
▼との電位差が拡大される。時刻t5にアクティブプ
ルアップ信号APEが“H"レベルになるとアクティブプル
アップ回路APが動作して、分割ビット線▲▼，▲
▼，▲▼の電位を電源電位VCC付近まで引
き上げる。次に、列選択信号Ｙが“H"レベルになり、分
割ビット線BL4および▲▼の電位がバス線BUおよ
び▲▼に伝達されて、メモリセルMC1に記憶された
情報“0"が読出される。
コンデンサCSが充填されていない状態、すなわち情報
“0"が記憶されている場合について第７図の動作波形図
を参照しながら説明する。時刻t0以前においては、トラ
ンスファ信号BSCおよびリセット信号RSTが共に“H"レベ
ルとなっており、トランスファゲートトランジスタQT1
〜QT4がすべてオンしている。したがって、分割ビット
線BL4,BL5,BL6が互いに接続され、かつ分割ビット線▲
▼，▲▼，▲▼も互いに接続されて
いる。また、リセット信号RSTが“H"レベルとなること
によりビット線プリチャージ回路BCが動作して、各分割
ビット線を中間電位（VCC−VSS）/2にプリチャージす
る。時刻t1においてトランスファ信号BSCおよびリセッ
ト信号RSTが共に“L"レベルになり、時刻t1に選択され
たワード線WL1が“H"レベルになると、分割ビット線BL5
の電位が少し下がり、分割ビット線BL5と▲▼と
の間に電位差が生じる。時刻t2にセンスアンプ活性化信
号SN5が“H"レベルになるとセンスアンプSA5が動作し
て、分割ビット線BL5と▲▼との間の電位差が拡
大される。時刻t3にトランスファ信号BSCが“H"レベル
になるとトランスファゲートトランジスタQT1〜QT4がオ
ンして、分割ビット線BL5および▲▼の電位が分
割ビット線BL4,BL6および▲▼，▲▼に伝
達される。時刻t4にセンスアンプ活性化信号SN6が“H"
レベルになることにより分割ビット線BL6と▲▼
との間の電位差が拡大され、したがって分割ビット線BL
4と▲▼との電位差および分割ビット線BL5と▲
▼との電位差が拡大される。時刻t5にアクティブプ
ルアップ信号APEが“H"レベルになるとアクティブプル
アップ回路APが動作して、分割ビット線▲▼，▲
▼，▲▼の電位を電源電位VCC付近まで引
き上げる。次に、列選択信号Ｙが“H"レベルになり、分
割ビット線BL4および▲▼の電位がバス線BUおよ
び▲▼に伝達されて、メモリセルMC1に記憶された
情報“0"が読出される。
［発明が解決しようとする問題点］ 第４図に示す回路では、メモリセルMC1のコンデンサCS
に記憶された情報はまず分割ビット線BL2に読出され、
分割ビット線BL2と▲▼２との電位差がセンスアン
プSAで増幅される。このとき、分割ビット線BL2の電位
はトランスファゲートトランジスタQT3を通ってセンス
アンプSAで放電される。通常折返し形ビット線構成のダ
イナミックRAMにおいては、ビット線はアルミニウムま
たは高融点金属の珪化物などの低抵抗材料で形成され
る。このため、ビット線抵抗を低くできビット線の放電
を速くできた。しかし、シェアードセンスアンプ構成の
ダイナミックRAMでは、メモリセルが接続される分割ビ
ット線とセンスアンプとの間にトランスファゲートトラ
ンジスタが入るため、これらトランスファゲートトラン
ジスタ部分では低抵抗材料でビット線を形成することが
できない。また、第４図に示すように、トランスファゲ
ートトランジスタをビット線のピッチごとに設ける必要
があるため、トランジスタ幅はビット線のピッチと同じ
かあるいはその２倍程度にしかできない。ビット線のピ
ッチはたとえば１メガビットダイナミックRAMでは３μ
ｍ程度になるため、トランスファゲートトランジスタの
トランジスタ幅は数μｍ程度以下に限られてしまう。こ
のため、トランスファゲートトランジスタのコンダクタ
ンスが小さくなり、センスアンプ動作時に分割ビット線
の放電が遅延するという問題点があった。さらに、トラ
ンスファゲートトランジスタのソースおよびドレインは
基板またはウェル内に設けられた拡散層により形成され
ているため、基板またはウェルを介したノイズがビット
線に伝達され、センスアンプの誤動作を引き起こす問題
点があった。
に記憶された情報はまず分割ビット線BL2に読出され、
分割ビット線BL2と▲▼２との電位差がセンスアン
プSAで増幅される。このとき、分割ビット線BL2の電位
はトランスファゲートトランジスタQT3を通ってセンス
アンプSAで放電される。通常折返し形ビット線構成のダ
イナミックRAMにおいては、ビット線はアルミニウムま
たは高融点金属の珪化物などの低抵抗材料で形成され
る。このため、ビット線抵抗を低くできビット線の放電
を速くできた。しかし、シェアードセンスアンプ構成の
ダイナミックRAMでは、メモリセルが接続される分割ビ
ット線とセンスアンプとの間にトランスファゲートトラ
ンジスタが入るため、これらトランスファゲートトラン
ジスタ部分では低抵抗材料でビット線を形成することが
できない。また、第４図に示すように、トランスファゲ
ートトランジスタをビット線のピッチごとに設ける必要
があるため、トランジスタ幅はビット線のピッチと同じ
かあるいはその２倍程度にしかできない。ビット線のピ
ッチはたとえば１メガビットダイナミックRAMでは３μ
ｍ程度になるため、トランスファゲートトランジスタの
トランジスタ幅は数μｍ程度以下に限られてしまう。こ
のため、トランスファゲートトランジスタのコンダクタ
ンスが小さくなり、センスアンプ動作時に分割ビット線
の放電が遅延するという問題点があった。さらに、トラ
ンスファゲートトランジスタのソースおよびドレインは
基板またはウェル内に設けられた拡散層により形成され
ているため、基板またはウェルを介したノイズがビット
線に伝達され、センスアンプの誤動作を引き起こす問題
点があった。
また、第６図に示す回路では、各分割ビット線対ごとに
センスアンプが設けられているが、アクティブプルアッ
プ回路は各分割ビット線対ごとには設けられておらず、
各折返し形ビット線対ごとに１個設けられている。この
ため、アクティブプルアップ回路動作時には、１個のア
クティブプルアップ回路によって各折返し形ビット線対
のビット線１本全体の電位を引上げる必要があり、この
ため、駆動能力の大きなアクティブプルアップ回路が必
要となりこの回路の面積が増加するという問題点があっ
た。さらに、アクティブプルアップ回路によって各分割
ビット線の電位を電源電位VCCまで引き上げるために
は、トランスファゲートトランジスタのゲート電位、す
なわちトランスファ信号BSCを電源電位VCC以上に昇圧し
ておく必要がある。しかしながら、メモリの集積度が上
がるにつれトランスファゲートトランジスタのゲート酸
化膜は薄くなる傾向にあり、たとえば１メガビットダイ
ナミックRAMでは200Å〜300Å程度になっている。この
ため、ゲート電位を電源電位VCC以上に昇圧することは
ゲート酸化膜の信頼性を悪くするという問題点があっ
た。
センスアンプが設けられているが、アクティブプルアッ
プ回路は各分割ビット線対ごとには設けられておらず、
各折返し形ビット線対ごとに１個設けられている。この
ため、アクティブプルアップ回路動作時には、１個のア
クティブプルアップ回路によって各折返し形ビット線対
のビット線１本全体の電位を引上げる必要があり、この
ため、駆動能力の大きなアクティブプルアップ回路が必
要となりこの回路の面積が増加するという問題点があっ
た。さらに、アクティブプルアップ回路によって各分割
ビット線の電位を電源電位VCCまで引き上げるために
は、トランスファゲートトランジスタのゲート電位、す
なわちトランスファ信号BSCを電源電位VCC以上に昇圧し
ておく必要がある。しかしながら、メモリの集積度が上
がるにつれトランスファゲートトランジスタのゲート酸
化膜は薄くなる傾向にあり、たとえば１メガビットダイ
ナミックRAMでは200Å〜300Å程度になっている。この
ため、ゲート電位を電源電位VCC以上に昇圧することは
ゲート酸化膜の信頼性を悪くするという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、情報の読出が高速かつ安定して行なわれ、さ
らにゲート酸化膜の信頼性の高い半導体メモリを得るこ
とを目的とする。
たもので、情報の読出が高速かつ安定して行なわれ、さ
らにゲート酸化膜の信頼性の高い半導体メモリを得るこ
とを目的とする。
［問題点を解決するための手段］ この発明に係る半導体メモリは、各折返し形ビット線対
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、この分割ビット
線対に設けられたセンスアンプおよびリストア回路を動
作させた後、所定遅延時間の後に第１のスイッチング手
段をオンさせて上記或る分割ビット線対とこれに隣り合
う分割ビット線対とを接続するようにしたものである。
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、この分割ビット
線対に設けられたセンスアンプおよびリストア回路を動
作させた後、所定遅延時間の後に第１のスイッチング手
段をオンさせて上記或る分割ビット線対とこれに隣り合
う分割ビット線対とを接続するようにしたものである。
［作用］ この発明においては、各分割ビット線対においてメモリ
セルをトランスファゲートトランジスタを介さずに直接
センスアンプに接続するので、ビット線を低抵抗材料で
形成することができるとともに、高集積化の際トランジ
スタ幅の狭小化によるトランスファゲートトランジスタ
のコンダクタンスの低下の問題が免れる。このため、セ
ンス動作時、ビット線の電位はトランスファゲートトラ
ンジスタを介さずにセンスアンプで放電されてビット線
の放電が速くなり、メモリセルからの情報の読出動作が
高速化する。
セルをトランスファゲートトランジスタを介さずに直接
センスアンプに接続するので、ビット線を低抵抗材料で
形成することができるとともに、高集積化の際トランジ
スタ幅の狭小化によるトランスファゲートトランジスタ
のコンダクタンスの低下の問題が免れる。このため、セ
ンス動作時、ビット線の電位はトランスファゲートトラ
ンジスタを介さずにセンスアンプで放電されてビット線
の放電が速くなり、メモリセルからの情報の読出動作が
高速化する。
また、或る分割ビット線対のメモリセルの情報を読出す
とき、制御手段により、ビット線間の電位差をセンスア
ンプおよびリストア回路で十分拡大した後に第１のスイ
ッチング手段をオンさせて上記電位差を隣り合う分割ビ
ット線対に伝達するようにしているので、センス動作が
安定し半導体メモリの動作マージンが拡大される。
とき、制御手段により、ビット線間の電位差をセンスア
ンプおよびリストア回路で十分拡大した後に第１のスイ
ッチング手段をオンさせて上記電位差を隣り合う分割ビ
ット線対に伝達するようにしているので、センス動作が
安定し半導体メモリの動作マージンが拡大される。
さらに、各分割ビット線対ごとにリストア回路を設け高
電位側のビット線の電位を引き上げるようにしているの
で、従来の場合のような大面積のアクティブプルアップ
回路が不要となる。また、アクティブプルアップ回路を
用いた場合には各折返し形ビット線対のビット線１本全
体の電位を引き上げるために分割ビット線対間のトラン
スファゲートトランジスタのゲート電位を電源電位VCC
以上に昇圧する必要があり、このためトランスファゲー
トトランジスタのゲート酸化膜の信頼性を悪くしたが、
この発明においては、各分割ビット線対ごとにリストア
回路でビット線の電位を引き上げるようにしているの
で、第１のスイッチング手段を電源電位VCC以上に昇圧
して駆動する必要はなく、第１のスイッチング手段の信
頼性が確保される。また、第１のスイッチング手段を電
源電位VCC以上に昇圧する必要がないので、この分情報
の読出動作が高速化する。
電位側のビット線の電位を引き上げるようにしているの
で、従来の場合のような大面積のアクティブプルアップ
回路が不要となる。また、アクティブプルアップ回路を
用いた場合には各折返し形ビット線対のビット線１本全
体の電位を引き上げるために分割ビット線対間のトラン
スファゲートトランジスタのゲート電位を電源電位VCC
以上に昇圧する必要があり、このためトランスファゲー
トトランジスタのゲート酸化膜の信頼性を悪くしたが、
この発明においては、各分割ビット線対ごとにリストア
回路でビット線の電位を引き上げるようにしているの
で、第１のスイッチング手段を電源電位VCC以上に昇圧
して駆動する必要はなく、第１のスイッチング手段の信
頼性が確保される。また、第１のスイッチング手段を電
源電位VCC以上に昇圧する必要がないので、この分情報
の読出動作が高速化する。
［実施例］ 以下、この発明の実施例を図について説明する。なお、
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
第１図は、この発明の実施例であるダイナミックRAMの
一部の構成を示す回路図である。初めにこの回路の構成
について説明する。この第１図では説明の便宜上、複数
の折返し形ビット線対のうち１対の折返し形ビット線対
を示している。折返し形ビット線対は、分割ビット線BL
1,BL2および▲▼，▲▼に分割されてい
る。分割ビット線BL1および▲▼には、Ｎチャン
ネルMOSトランジスタQN1,QN2により構成されるセンスア
ンプSA1、およびＰチャンネルMOSトランジスタQP1,QP2
により構成されるリストア回路RE1が接続されている。
また、分割ビット線BL2および▲▼には、Ｎチャ
ンネルMOSトランジスタQN3,QN4により構成されるセンス
アンプSA2、およびＰチャンネルMOSトランジスタQP3,QP
4により構成されるリストア回路RE2が接続されている。
MOSトランジスタQN1,QN2のソースおよびMOSトランジス
タQN3,QN4のソースは、各々共通にＮチャンネルMOSトラ
ンジスタからなるセンスアンプ駆動トランジスタQN5お
よびQN6に接続されており、MOSトランジスタQN5およびQ
N6のゲートには各々センスアンプ活性化信号SN1およびS
N2が与えられている。MOSトランジスタQP1,QP2のソース
およびMOSトランジスタQP3,QP4のソースは、各々共通に
ＰチャンネルMOSトランジスタからなるリストア回路駆
動トランジスタQP5およびQP6に接続されており、MOSト
ランジスタQP5およびQP6のゲートには各々リストア回路
活性化信号SP1およびSP2が与えられている。分割ビット
線BL1とBL2および▲▼と▲▼は各々トラン
スフィゲートトランジスタQT1およびQT2を介して接続さ
れており、トランスファゲートトランジスタQT1およびQ
T2のゲートには各々トランスファ信号Ｔが与えられる。
トランスファ信号Ｔは、センスアンプ活性化信号SN1お
よびSN2を入力とし、たとえばNORゲートNGとインバータ
I1,I2,I3によって構成されたトランスファ信号発生回路
TGにより発生される。分割ビット線BL1および▲
▼はＮチャンネルMOSトランジスタからなる列ゲートト
ランジスタQY1およびQY2を介してバス線BUおよび▲
▼に接続されており、列ゲートトランジスタQY1およびQ
Y2のゲートには各々列選択信号Ｙが与えられている。各
分割ビット線にはメモリ容量に応じて複数のメモリセル
が接続されるが、ここでは代表的に分割ビット線BL2に
接続されたメモリセルMC1のみを示す。
一部の構成を示す回路図である。初めにこの回路の構成
について説明する。この第１図では説明の便宜上、複数
の折返し形ビット線対のうち１対の折返し形ビット線対
を示している。折返し形ビット線対は、分割ビット線BL
1,BL2および▲▼，▲▼に分割されてい
る。分割ビット線BL1および▲▼には、Ｎチャン
ネルMOSトランジスタQN1,QN2により構成されるセンスア
ンプSA1、およびＰチャンネルMOSトランジスタQP1,QP2
により構成されるリストア回路RE1が接続されている。
また、分割ビット線BL2および▲▼には、Ｎチャ
ンネルMOSトランジスタQN3,QN4により構成されるセンス
アンプSA2、およびＰチャンネルMOSトランジスタQP3,QP
4により構成されるリストア回路RE2が接続されている。
MOSトランジスタQN1,QN2のソースおよびMOSトランジス
タQN3,QN4のソースは、各々共通にＮチャンネルMOSトラ
ンジスタからなるセンスアンプ駆動トランジスタQN5お
よびQN6に接続されており、MOSトランジスタQN5およびQ
N6のゲートには各々センスアンプ活性化信号SN1およびS
N2が与えられている。MOSトランジスタQP1,QP2のソース
およびMOSトランジスタQP3,QP4のソースは、各々共通に
ＰチャンネルMOSトランジスタからなるリストア回路駆
動トランジスタQP5およびQP6に接続されており、MOSト
ランジスタQP5およびQP6のゲートには各々リストア回路
活性化信号SP1およびSP2が与えられている。分割ビット
線BL1とBL2および▲▼と▲▼は各々トラン
スフィゲートトランジスタQT1およびQT2を介して接続さ
れており、トランスファゲートトランジスタQT1およびQ
T2のゲートには各々トランスファ信号Ｔが与えられる。
トランスファ信号Ｔは、センスアンプ活性化信号SN1お
よびSN2を入力とし、たとえばNORゲートNGとインバータ
I1,I2,I3によって構成されたトランスファ信号発生回路
TGにより発生される。分割ビット線BL1および▲
▼はＮチャンネルMOSトランジスタからなる列ゲートト
ランジスタQY1およびQY2を介してバス線BUおよび▲
▼に接続されており、列ゲートトランジスタQY1およびQ
Y2のゲートには各々列選択信号Ｙが与えられている。各
分割ビット線にはメモリ容量に応じて複数のメモリセル
が接続されるが、ここでは代表的に分割ビット線BL2に
接続されたメモリセルMC1のみを示す。
第２図は、第１図のトランスファ信号発生回路TGの構成
を示す回路図である。図において、このトランスファ信
号発生回路は、ＮチャンネルMOSトランジスタQG1,GQ2,P
チャンネルMOSトランジスタQG3,QG4により構成されるNO
RゲートNGと、ＮチャンネルMOSトランジスタQG5,QG7,QG
9,PチャンネルMOSトランジスタQG6,QG8,QG10により構成
される３段のインバータI1,I2,I3とから構成されてい
る。トランスファ信号発生回路TGは、センスアンプ活性
化信号SN1およびSN2のうちどちらか一方の信号が“H"レ
ベルになることによってトリガされ、トランスファ信号
Ｔは“H"レベルになる。またこのとき、トランスファ信
号Ｔの立ち上がりは３段のインバータによってセンスア
ンプ活性化信号SN1またはSN2の立ち上がりに対して所定
時間遅延される。
を示す回路図である。図において、このトランスファ信
号発生回路は、ＮチャンネルMOSトランジスタQG1,GQ2,P
チャンネルMOSトランジスタQG3,QG4により構成されるNO
RゲートNGと、ＮチャンネルMOSトランジスタQG5,QG7,QG
9,PチャンネルMOSトランジスタQG6,QG8,QG10により構成
される３段のインバータI1,I2,I3とから構成されてい
る。トランスファ信号発生回路TGは、センスアンプ活性
化信号SN1およびSN2のうちどちらか一方の信号が“H"レ
ベルになることによってトリガされ、トランスファ信号
Ｔは“H"レベルになる。またこのとき、トランスファ信
号Ｔの立ち上がりは３段のインバータによってセンスア
ンプ活性化信号SN1またはSN2の立ち上がりに対して所定
時間遅延される。
次に第１図の回路の情報読出動作を説明する。ここでは
まず、メモリセルMC1のコンデンサCSが充電されていな
い状態、すなわち情報“0"が記憶されている場合につい
て情報読出動作を第3A図の動作波形図を参照しながら説
明する。時刻t0以前においては、分割ビット線BL1,▲
▼,BL2,▲▼は図示しない手段により中間電
位（VCC−VSS）/2にプリチャージされており、またトラ
ンスファ信号Ｔは“L"レベルになっている。時刻t0に選
択されたワード線WL1が“H"レベルになるとトランジス
タQSがオンして分割ビット線BL2の電位が少し下がり、
分割ビット線BL2とBL2との間に電位差が生じる。時刻t1
にセンスアンプ活性化信号SN2が“H"レベルになると、
分割ビット線BL2と▲▼との間の電位差が拡大さ
れる。すなわち、分割ビット線▲▼の電位は上記
中間電位付近に保たれるが、分割ビット線BL2の電位は
センスアンプSA2を通して接地電位VSS近くまで放電され
る。時刻t2にリストア回路活性化信号SP2が“L"レベル
になると、分割ビット線▲▼の電位はリストア回
路RE2を通して電源電位VCC近くまで引き上げられ、分割
ビット線BL2と▲▼との間の電位差は拡大され
る。センスアンプ活性化信号SN2が“H"レベルになるこ
とによりトリガされたトランスファ信号Ｔが時刻t3に
“H"レベルになると、分割ビット線BL2および▲
▼の電位が分割ビット線BL1および▲▼に伝達さ
れる。このとき、分割ビット線BL1の電位はトランスフ
ァゲートトランジスタQT1およびセンスアンプSA2を通し
て放電され始め、分割ビット線▲▼の電位はトラ
ンスファゲートトランジスタQT2およびリストア回路RE2
を通して上記中間電位から引き上げられ始める。時刻t4
にセンスアンプ活性化信号SN1が“H"レベルになるとセ
ンスアンプSA1が動作して分割ビット線BL1の電位を接地
電位VSS近くまで放電する。時刻t5にリストア回路活性
化信号SP1が“L"レベルになると、リストア回路RE1が動
作して分割ビット線BL1の電位は電源電位VCC近くまで引
き上げられる。次に、時刻t6に列選択信号Ｙが“H"レベ
ルになり、列ゲートトランジスタQY1およびQY2がオンし
て、分割ビット線BL1および▲▼の電位がバス線B
Uおよび▲▼に伝達されてメモリセルMC1に記憶され
ていた情報“0"が読出される。
まず、メモリセルMC1のコンデンサCSが充電されていな
い状態、すなわち情報“0"が記憶されている場合につい
て情報読出動作を第3A図の動作波形図を参照しながら説
明する。時刻t0以前においては、分割ビット線BL1,▲
▼,BL2,▲▼は図示しない手段により中間電
位（VCC−VSS）/2にプリチャージされており、またトラ
ンスファ信号Ｔは“L"レベルになっている。時刻t0に選
択されたワード線WL1が“H"レベルになるとトランジス
タQSがオンして分割ビット線BL2の電位が少し下がり、
分割ビット線BL2とBL2との間に電位差が生じる。時刻t1
にセンスアンプ活性化信号SN2が“H"レベルになると、
分割ビット線BL2と▲▼との間の電位差が拡大さ
れる。すなわち、分割ビット線▲▼の電位は上記
中間電位付近に保たれるが、分割ビット線BL2の電位は
センスアンプSA2を通して接地電位VSS近くまで放電され
る。時刻t2にリストア回路活性化信号SP2が“L"レベル
になると、分割ビット線▲▼の電位はリストア回
路RE2を通して電源電位VCC近くまで引き上げられ、分割
ビット線BL2と▲▼との間の電位差は拡大され
る。センスアンプ活性化信号SN2が“H"レベルになるこ
とによりトリガされたトランスファ信号Ｔが時刻t3に
“H"レベルになると、分割ビット線BL2および▲
▼の電位が分割ビット線BL1および▲▼に伝達さ
れる。このとき、分割ビット線BL1の電位はトランスフ
ァゲートトランジスタQT1およびセンスアンプSA2を通し
て放電され始め、分割ビット線▲▼の電位はトラ
ンスファゲートトランジスタQT2およびリストア回路RE2
を通して上記中間電位から引き上げられ始める。時刻t4
にセンスアンプ活性化信号SN1が“H"レベルになるとセ
ンスアンプSA1が動作して分割ビット線BL1の電位を接地
電位VSS近くまで放電する。時刻t5にリストア回路活性
化信号SP1が“L"レベルになると、リストア回路RE1が動
作して分割ビット線BL1の電位は電源電位VCC近くまで引
き上げられる。次に、時刻t6に列選択信号Ｙが“H"レベ
ルになり、列ゲートトランジスタQY1およびQY2がオンし
て、分割ビット線BL1および▲▼の電位がバス線B
Uおよび▲▼に伝達されてメモリセルMC1に記憶され
ていた情報“0"が読出される。
次に、メモリセルMC1のコンデンサCSが充電されている
状態、すなわち情報“1"が記憶されている場合について
情報読出動作を第3B図の動作波形図を参照しながら説明
する。情報“0"を読出す場合と同様に、時刻t0以前にお
いては、分割ビット線BL1,▲▼,BL2,▲▼
はプリチャージされており、またトランスファ信号Ｔは
“L"レベルになっている。時刻t0に選択されたワード線
WL1が“H"レベルになるとMOSトランジスタQSがオンして
分割ビット線BL2の電位が少し上がり、分割ビット線BL2
と▲▼との間に電位差が生じる。時刻t1にセンス
アンプ活性化信号SN2が“H"レベルになると、分割ビッ
ト線BL2と▲▼との間の電位差が拡大される。す
なわち、分割ビット線BL2の電位は上記中間電位より少
し高い電位に保たれるが、分割ビット線▲▼の電
位はセンスアンプSA2を通して接地電位VSS近くまで放電
される。時刻t2にリストア回路活性化信号SP2が“L"レ
ベルになると、分割ビット線BL2の電位がリストア回路R
E2を通して電源電位VCC近くまで引き上げられ、分割ビ
ット線BL2と▲▼との間の電位差はさらに拡大さ
れる。センスアンプ活性化信号SN2が“H"レベルになる
ことによりトリガされたトランスファ信号Ｔが時刻tsに
“H"レベルになると、分割ビット線BL2および▲
▼の電位が分割ビット線BL1および▲▼に伝達さ
れる。このとき、分割ビット線▲▼の電位はトラ
ンスファゲートトランジスタQT2およびセンスアンプSA2
を通して放電され始め、分割ビット線BL1の電位はトラ
ンスファゲートトランジスタQT1およびリストア回路RE2
を通して中間電位から引き上げられ始める。時刻t4にセ
ンスアンプ活性化信号SN1が“H"レベルになると、セン
スアンプSA1が動作して、分割ビット線▲▼の電
位を接地電位VSS近くまで放電する。時刻t5にリストア
回路活性化信号SP1が“L"レベルになるとリストア回路R
E1が動作して、分割ビット線BL1の電位は電源電位VCC近
くまで引き上げられる。次に、時刻t6に列選択信号Ｙが
“H"レベルになり、列ゲートトランジスタQY1およびQY2
がオンして分割ビット線BL1および▲▼の電位が
バス線BUおよび▲▼に伝達されてメモリセルMC1に
記憶されていた情報“1"が読出される。
状態、すなわち情報“1"が記憶されている場合について
情報読出動作を第3B図の動作波形図を参照しながら説明
する。情報“0"を読出す場合と同様に、時刻t0以前にお
いては、分割ビット線BL1,▲▼,BL2,▲▼
はプリチャージされており、またトランスファ信号Ｔは
“L"レベルになっている。時刻t0に選択されたワード線
WL1が“H"レベルになるとMOSトランジスタQSがオンして
分割ビット線BL2の電位が少し上がり、分割ビット線BL2
と▲▼との間に電位差が生じる。時刻t1にセンス
アンプ活性化信号SN2が“H"レベルになると、分割ビッ
ト線BL2と▲▼との間の電位差が拡大される。す
なわち、分割ビット線BL2の電位は上記中間電位より少
し高い電位に保たれるが、分割ビット線▲▼の電
位はセンスアンプSA2を通して接地電位VSS近くまで放電
される。時刻t2にリストア回路活性化信号SP2が“L"レ
ベルになると、分割ビット線BL2の電位がリストア回路R
E2を通して電源電位VCC近くまで引き上げられ、分割ビ
ット線BL2と▲▼との間の電位差はさらに拡大さ
れる。センスアンプ活性化信号SN2が“H"レベルになる
ことによりトリガされたトランスファ信号Ｔが時刻tsに
“H"レベルになると、分割ビット線BL2および▲
▼の電位が分割ビット線BL1および▲▼に伝達さ
れる。このとき、分割ビット線▲▼の電位はトラ
ンスファゲートトランジスタQT2およびセンスアンプSA2
を通して放電され始め、分割ビット線BL1の電位はトラ
ンスファゲートトランジスタQT1およびリストア回路RE2
を通して中間電位から引き上げられ始める。時刻t4にセ
ンスアンプ活性化信号SN1が“H"レベルになると、セン
スアンプSA1が動作して、分割ビット線▲▼の電
位を接地電位VSS近くまで放電する。時刻t5にリストア
回路活性化信号SP1が“L"レベルになるとリストア回路R
E1が動作して、分割ビット線BL1の電位は電源電位VCC近
くまで引き上げられる。次に、時刻t6に列選択信号Ｙが
“H"レベルになり、列ゲートトランジスタQY1およびQY2
がオンして分割ビット線BL1および▲▼の電位が
バス線BUおよび▲▼に伝達されてメモリセルMC1に
記憶されていた情報“1"が読出される。
以上のようにしてメモリセルから情報が読出されるが、
この発明においては、たとえばメモリセルMC1をトラン
スファゲートトランジスタを介さずに直接センスアンプ
SA2に接続しているので、ビット線BL2を低抵抗材料で形
成することができるとともに、高集積化の際トランジス
タ幅の狭小化によるトランスファゲートトランジスタの
コンダクタンスの低下の問題が免れる。このことは他の
分割ビット線についても同様であり、このため、センス
動作時、ビット線の電位はトランスファゲートトランジ
スタを介さずにセンスアンプで放電されてビット線の放
電が速くなり、半導体メモリにおける情報の読出動作が
高速化される また、たとえばメモリセルMC1の情報を読出すとき、先
に動作したセンスアンプSA2のセンスアンプ活性化信号S
N2をトリガとして所定時間遅延したトランスファ信号Ｔ
を発生させトランスファゲートトランジスタQT1,QT2を
オンするので、分割ビット線BL2と▲▼との間の
電位差がセンスアンプSA2,リストア回路RE2により十分
拡大された後、この拡大された電位差が分割ビット線BL
1,▲▼に伝達される。このため、センス動作が安
定し半導体メモリの動作マージンが拡大する。
この発明においては、たとえばメモリセルMC1をトラン
スファゲートトランジスタを介さずに直接センスアンプ
SA2に接続しているので、ビット線BL2を低抵抗材料で形
成することができるとともに、高集積化の際トランジス
タ幅の狭小化によるトランスファゲートトランジスタの
コンダクタンスの低下の問題が免れる。このことは他の
分割ビット線についても同様であり、このため、センス
動作時、ビット線の電位はトランスファゲートトランジ
スタを介さずにセンスアンプで放電されてビット線の放
電が速くなり、半導体メモリにおける情報の読出動作が
高速化される また、たとえばメモリセルMC1の情報を読出すとき、先
に動作したセンスアンプSA2のセンスアンプ活性化信号S
N2をトリガとして所定時間遅延したトランスファ信号Ｔ
を発生させトランスファゲートトランジスタQT1,QT2を
オンするので、分割ビット線BL2と▲▼との間の
電位差がセンスアンプSA2,リストア回路RE2により十分
拡大された後、この拡大された電位差が分割ビット線BL
1,▲▼に伝達される。このため、センス動作が安
定し半導体メモリの動作マージンが拡大する。
さらに、リストア回路RE1,RE2のように、各分割ビット
線対ごとにリストア回路を設け高電位側のビット線の電
位を引き上げるようにしているので、駆動能力の大きい
大面積のアクティブプルアップ回路が不要となる。ま
た、アクティブプルアップ回路を用いて折返し形ビット
線対のビット線１本全体の電位を引き上げるためには分
割ビット線対間のトランスフゲートトランジスタのゲー
ト電位を電源電位VCC以上に昇圧する必要があり、この
ためトランスファゲートトランジスタのゲート酸化膜の
信頼性を悪くしたが、この発明においては、各分割ビッ
ト線対ごとにリストア回路を設けこれによってビット線
の電位を引き上げるようにしているのでトランスファゲ
ートトランジスタQT1,QT2等のゲート電位を電源電位VCC
以上に昇圧する必要がなく、トランスファゲートトラン
ジスタのゲート酸化膜の信頼性が確保される。さらに、
トランスファゲートトランジスタのゲート電位を電源電
位VCC以上に昇圧する必要がないので、この分半導体メ
モリの情報読出動作の高速化が図れる。
線対ごとにリストア回路を設け高電位側のビット線の電
位を引き上げるようにしているので、駆動能力の大きい
大面積のアクティブプルアップ回路が不要となる。ま
た、アクティブプルアップ回路を用いて折返し形ビット
線対のビット線１本全体の電位を引き上げるためには分
割ビット線対間のトランスフゲートトランジスタのゲー
ト電位を電源電位VCC以上に昇圧する必要があり、この
ためトランスファゲートトランジスタのゲート酸化膜の
信頼性を悪くしたが、この発明においては、各分割ビッ
ト線対ごとにリストア回路を設けこれによってビット線
の電位を引き上げるようにしているのでトランスファゲ
ートトランジスタQT1,QT2等のゲート電位を電源電位VCC
以上に昇圧する必要がなく、トランスファゲートトラン
ジスタのゲート酸化膜の信頼性が確保される。さらに、
トランスファゲートトランジスタのゲート電位を電源電
位VCC以上に昇圧する必要がないので、この分半導体メ
モリの情報読出動作の高速化が図れる。
なお、上記実施例では、センスアンプはＮチャンネルMO
Sトランジスタで構成され、リストア回路はＰチャンネ
ルMOSトランジスタで構成される場合について説明した
が、センスアンプおよびリストア回路は上記導電形と逆
の導電形のMOSトランジスタで構成されてもよく、この
場合には活性化信号の極性を適当に選択することによっ
て上記実施例と同様の効果を奏する。
Sトランジスタで構成され、リストア回路はＰチャンネ
ルMOSトランジスタで構成される場合について説明した
が、センスアンプおよびリストア回路は上記導電形と逆
の導電形のMOSトランジスタで構成されてもよく、この
場合には活性化信号の極性を適当に選択することによっ
て上記実施例と同様の効果を奏する。
また、上記実施例では、トランスファゲートトランジス
タおよび列ゲートトランジスタがＮチャンネルMOSトラ
ンジスタである場合について示したが、トランスファゲ
ートトランジスタおよび列ゲートトランジスタはＰチャ
ンネルMOSトランジスタであってもよく、この場合には
これらトランジスタのゲートに与えられる信号を適当に
選択することによって上記実施例と同様の効果を奏す
る。
タおよび列ゲートトランジスタがＮチャンネルMOSトラ
ンジスタである場合について示したが、トランスファゲ
ートトランジスタおよび列ゲートトランジスタはＰチャ
ンネルMOSトランジスタであってもよく、この場合には
これらトランジスタのゲートに与えられる信号を適当に
選択することによって上記実施例と同様の効果を奏す
る。
また、上記実施例では、メモリセルのトランジスタはＮ
チャンネルMOSトランジスタである場合について示した
が、メモリセルのトランジスタはＰチャンネルMOSトラ
ンジスタであってもよく、この場合にはワード線の電位
を適当に選択することによって上記実施例と同様の効果
を奏する。
チャンネルMOSトランジスタである場合について示した
が、メモリセルのトランジスタはＰチャンネルMOSトラ
ンジスタであってもよく、この場合にはワード線の電位
を適当に選択することによって上記実施例と同様の効果
を奏する。
また、上記実施例では、トランスファ信号発生回路はNO
Rゲートと３段のインバータとから構成される場合につ
いて示したが、トランスファ信号発生回路は他の適当な
段数のインバータを含んでもよく、あるいは他の適当な
回路形式で構成してもよく、これらの場合にも上記実施
例と同様の効果を奏する。
Rゲートと３段のインバータとから構成される場合につ
いて示したが、トランスファ信号発生回路は他の適当な
段数のインバータを含んでもよく、あるいは他の適当な
回路形式で構成してもよく、これらの場合にも上記実施
例と同様の効果を奏する。
［発明の効果］ 以上のようにこの発明によれば、各折返し形ビット線対
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、このビット線対
に設けられたセンスアンプおよびリストア回路を動作さ
せた後、所定遅延時間の後に第１のスイッチング手段を
オンさせて上記或る分割ビット線対とこれに隣り合う分
割ビット線対とを接続するようにしたので、センス動作
が高速に行なわれるとともに、センス動作が安定して半
導体メモリの動作マージンが拡大される。さらに、トラ
ンスファゲートトランジスタのゲート電位を電源電位以
上に昇圧する必要がないため、トランスファゲートトラ
ンジスタのゲート酸化膜の信頼性が向上する。
を構成する複数の分割ビット線対間に隣り合う分割ビッ
ト線対間の接続・分離を行なう第１のスイッチング手段
を接続し、各分割ビット線対ごとにセンスアンプおよび
リストア回路を設け、或る分割ビット線対のメモリセル
の情報を読出すとき、制御手段により、このビット線対
に設けられたセンスアンプおよびリストア回路を動作さ
せた後、所定遅延時間の後に第１のスイッチング手段を
オンさせて上記或る分割ビット線対とこれに隣り合う分
割ビット線対とを接続するようにしたので、センス動作
が高速に行なわれるとともに、センス動作が安定して半
導体メモリの動作マージンが拡大される。さらに、トラ
ンスファゲートトランジスタのゲート電位を電源電位以
上に昇圧する必要がないため、トランスファゲートトラ
ンジスタのゲート酸化膜の信頼性が向上する。
第１図は、この発明の実施例であるダイナミックRAMの
一部の構成を示す回路図である。 第２図は、第１図のトランスファ信号発生回路の構成を
示す回路図である。 第3A図および第3B図は、第１図の回路の動作波形図であ
る。 第４図は、従来のダイナミックRAMの一部の構成を示す
回路図である。 第５図は、第４図の回路の動作波形図である。 第６図は、従来の他のダイナミックRAMの一部の構成を
示す回路図である。 第７図は、第６図の回路の動作波形図である。 図において、BL1,▲▼,BL2,▲▼は分割ビ
ット線、WL1はワード線、BU,▲▼はバス線、MC1は
メモリセル、SA1,SA2はセンスアンプ、RE1,RE2はリスト
ア回路、TGはトランスファ信号発生回路、QN1,QN2,QN3,
QN4,QSはＮチャンネルMOSトランジスタ、QN5,QN6はセン
スアンプ駆動トランジスタ、QP1,QP2,QP3,QP4はＰチャ
ンネルMOSトランジスタ、QP5,QP6はリストア回路駆動ト
ランジスタ、QT1,QT2はトランスファゲートトランジス
タ、QY1,QY2は列ゲートトランジスタ、CSはコンデン
サ、I1,I2,I3はインバータ、NGはNORゲート、QG1,QG2,Q
G5,QG7,QG9はＮチャンネルMOSトランジスタ、QG3,QG4,Q
G6,QG8,QG10はＰチャンネルMOSトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
一部の構成を示す回路図である。 第２図は、第１図のトランスファ信号発生回路の構成を
示す回路図である。 第3A図および第3B図は、第１図の回路の動作波形図であ
る。 第４図は、従来のダイナミックRAMの一部の構成を示す
回路図である。 第５図は、第４図の回路の動作波形図である。 第６図は、従来の他のダイナミックRAMの一部の構成を
示す回路図である。 第７図は、第６図の回路の動作波形図である。 図において、BL1,▲▼,BL2,▲▼は分割ビ
ット線、WL1はワード線、BU,▲▼はバス線、MC1は
メモリセル、SA1,SA2はセンスアンプ、RE1,RE2はリスト
ア回路、TGはトランスファ信号発生回路、QN1,QN2,QN3,
QN4,QSはＮチャンネルMOSトランジスタ、QN5,QN6はセン
スアンプ駆動トランジスタ、QP1,QP2,QP3,QP4はＰチャ
ンネルMOSトランジスタ、QP5,QP6はリストア回路駆動ト
ランジスタ、QT1,QT2はトランスファゲートトランジス
タ、QY1,QY2は列ゲートトランジスタ、CSはコンデン
サ、I1,I2,I3はインバータ、NGはNORゲート、QG1,QG2,Q
G5,QG7,QG9はＮチャンネルMOSトランジスタ、QG3,QG4,Q
G6,QG8,QG10はＰチャンネルMOSトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】複数行および複数列のマトリクス状に配列
された複数のメモリセルと、 前記複数の行各々に対応して配置され、各々に対応の行
のメモリセルが接続される複数のワード線と、 前記複数の列各々に対応して配置され、かつ各々に対応
の列のメモリセルが接続されかつさらに各々が第１の分
割ビット線対と第２の分割ビット線対とを含む複数の分
割ビット線対に分割される複数のビット線対と、 前記複数のビット線対各々の前記第１の分割ビット線対
と前記第２の分割ビット線対との間に設けられ、各々が
１対のＮチャネルトランジスタにより構成され、対応の
第１の分割ビット線対と対応の第２の分割ビット線対と
を接続するための複数のトランスファーゲート手段と、 前記複数のビット線対各々において前記第１の分割ビッ
ト線対の対応のトランスファーゲート手段側の一方端部
に設けられ、各々が対応の第１の分割ビット線対の電位
差を検知し、一方の分割ビット線を第１の電位に設定す
るための、各々がＮチャネルトランジスタで構成される
複数の第１のセンス手段と、 前記複数のビット線対各々において第１の分割ビット線
対の前記一方端部と対向する他方端部に配置され、各々
が対応の第１の分割ビット線対の他方のビット線を第２
の電位に設定するための、各々がＰチャネルトランジス
タで構成される複数の第１のリストア手段と、 前記複数のビット線対各々において前記第２の分割ビッ
ト線対の対応のトランスファーゲート手段側の一方端部
に配置され、各々が対応の第２の分割ビット線対の一方
の分割ビット線を前記第１の電位に設定するための、各
々がＮチャネルトランジスタで構成される複数の第２の
センス手段と、 前記複数のビット線対各々において前記第２の分割ビッ
ト線対の前記一方端部と対向する他方端部に設けられ、
各々が対応の第２の分割ビット線対の他方ビット線を前
記第２の電位に設定するための、各々がＰチャネルトラ
ンジスタで構成される複数の第２のリストア手段と、 前記複数の第１のセンス手段を活性化するための第１の
センス活性化信号と前記複数の第２のセンス手段を活性
化するための第２のセンス活性化信号とを発生するため
のセンス活性化信号発生手段とを備え、前記センス活性
化信号発生手段は前記第１および第２の分割ビット線対
において選択されるメモリセルが接続されるとき選択さ
れたメモリセルが接続される分割ビット線対に対するセ
ンス活性化信号を先に活性状態とする手段を含み、 前記第１および第２のセンス活性化信号を受け、先に活
性化されたセンス活性化信号の活性化後所定時間経過し
た後前記複数のトランスファーゲート手段を導通状態と
する制御手段とを備え、前記制御手段は前記選択された
メモリセルに接続される分割ビット線対においてセンス
手段およびリストア手段が動作した後に前記複数のトラ
ンスファーゲート手段を導通状態とする手段を含む、半
導体記憶装置。 - 【請求項２】前記制御手段は、前記第１および第２のセ
ンス活性化信号の否定論理和をとる論理ゲートと、前記
論理ゲートの出力信号を前記所定時間遅延させる遅延回
路とを含む、特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】前記複数のビット線対各々の前記第１の分
割ビット線対の前記他方端部に設けられ、列選択信号に
応答して対応の第１の分割ビット線対を内部データ線対
に接続するための複数の列選択ゲートをさらに備える、
特許請求の範囲第１項または第２項に記載の半導体記憶
装置。 - 【請求項４】前記列選択信号は前記複数の第１および第
２のセンス手段ならびに前記複数の第１および第２のリ
ストア手段がすべて動作した後に活性状態とされる、特
許請求の範囲第３項記載の半導体記憶装置。 - 【請求項５】前記複数の列選択ゲートの各々はＮチャネ
ルトランジスタで構成される、特許請求の範囲第３項ま
たは第４項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062052A JPH07111823B2 (ja) | 1986-03-18 | 1986-03-18 | 半導体記憶装置 |
| DE8787301766T DE3771238D1 (de) | 1986-03-18 | 1987-02-27 | Halbleiterspeicher. |
| EP87301766A EP0238228B1 (en) | 1986-03-18 | 1987-02-27 | Semiconductor memory |
| US07/027,536 US4803663A (en) | 1986-03-18 | 1987-03-18 | Semiconductor memory having divided bit lines and individual sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062052A JPH07111823B2 (ja) | 1986-03-18 | 1986-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217490A JPS62217490A (ja) | 1987-09-24 |
| JPH07111823B2 true JPH07111823B2 (ja) | 1995-11-29 |
Family
ID=13188992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062052A Expired - Lifetime JPH07111823B2 (ja) | 1986-03-18 | 1986-03-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803663A (ja) |
| EP (1) | EP0238228B1 (ja) |
| JP (1) | JPH07111823B2 (ja) |
| DE (1) | DE3771238D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US4954992A (en) * | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171195A (ja) * | 1987-12-25 | 1989-07-06 | Sony Corp | メモリ装置 |
| US5148399A (en) * | 1988-06-28 | 1992-09-15 | Oki Electric Industry Co., Ltd. | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory |
| US4991142A (en) * | 1989-07-20 | 1991-02-05 | Samsung Semiconductor Inc. | Dynamic random access memory with improved sensing and refreshing |
| JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
| US5058065A (en) * | 1990-02-26 | 1991-10-15 | Eastman Kodak Company | Memory based line-delay architecture |
| US5142494A (en) * | 1990-02-26 | 1992-08-25 | Eastman Kodak Company | Memory based line-delay architecture |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| GB9007789D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| US5245584A (en) * | 1990-12-20 | 1993-09-14 | Vlsi Technology, Inc. | Method and apparatus for compensating for bit line delays in semiconductor memories |
| JPH04315888A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 半導体記憶装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| JPH0612877A (ja) * | 1992-06-18 | 1994-01-21 | Toshiba Corp | 半導体集積回路 |
| JPH0757464A (ja) * | 1993-08-10 | 1995-03-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
| US5907508A (en) * | 1997-10-28 | 1999-05-25 | International Business Machines Corporation | Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell |
| US5956286A (en) * | 1997-10-28 | 1999-09-21 | International Business Machines Corporation | Data processing system and method for implementing a multi-port memory cell |
| US5877976A (en) * | 1997-10-28 | 1999-03-02 | International Business Machines Corporation | Memory system having a vertical bitline topology and method therefor |
| US5870349A (en) * | 1997-10-28 | 1999-02-09 | International Business Machines Corporation | Data processing system and method for generating memory control signals with clock skew tolerance |
| US6738300B2 (en) | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
| JPS5472641A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Voltage detection circuit |
| JPS57159A (en) * | 1980-06-02 | 1982-01-05 | Mitsubishi Chem Ind Ltd | Polyester composition |
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS58102390A (ja) * | 1981-12-12 | 1983-06-17 | Nippon Telegr & Teleph Corp <Ntt> | センス回路 |
| JPS58125293A (ja) * | 1982-01-22 | 1983-07-26 | Hitachi Ltd | 半導体記憶装置 |
| JPS592365A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPH0670878B2 (ja) * | 1982-11-30 | 1994-09-07 | 富士通株式会社 | 半導体記憶装置 |
| JPS59207485A (ja) * | 1983-05-11 | 1984-11-24 | Nec Ic Microcomput Syst Ltd | 増幅回路 |
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| JPH101093A (ja) * | 1996-06-13 | 1998-01-06 | Shikoku Dock Kk | 船舶等海洋構造物の進水装置 |
-
1986
- 1986-03-18 JP JP61062052A patent/JPH07111823B2/ja not_active Expired - Lifetime
-
1987
- 1987-02-27 DE DE8787301766T patent/DE3771238D1/de not_active Expired - Lifetime
- 1987-02-27 EP EP87301766A patent/EP0238228B1/en not_active Expired - Lifetime
- 1987-03-18 US US07/027,536 patent/US4803663A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238228A3 (en) | 1989-07-05 |
| JPS62217490A (ja) | 1987-09-24 |
| US4803663A (en) | 1989-02-07 |
| DE3771238D1 (de) | 1991-08-14 |
| EP0238228A2 (en) | 1987-09-23 |
| EP0238228B1 (en) | 1991-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4803663A (en) | Semiconductor memory having divided bit lines and individual sense amplifiers | |
| JP3983858B2 (ja) | 半導体記憶装置 | |
| KR900008936B1 (ko) | Cmos 다이내믹램 | |
| US7616512B2 (en) | Semiconductor memory device with hierarchical bit line structure | |
| KR900005667B1 (ko) | 반도체 기억장치 | |
| US4125878A (en) | Memory circuit | |
| US4739500A (en) | Dynamic ram having folded bit line structure | |
| JPH0430385A (ja) | 半導体記憶装置 | |
| US4792927A (en) | Semiconductor memory device with bit line sense amplifiers | |
| JP2626160B2 (ja) | 半導体メモリ | |
| US4223396A (en) | Delayed line for sense amplifier pulse | |
| JP3231310B2 (ja) | 半導体記憶装置 | |
| JP2004140344A (ja) | 半導体集積回路 | |
| JP2566517B2 (ja) | ダイナミック型半導体記憶装置 | |
| US5416742A (en) | Dynamic random access memory device having sense amplifier circuit arrays sequentially activated | |
| JP2000149566A (ja) | 半導体記憶装置 | |
| JPH0551997B2 (ja) | ||
| JP2885415B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0461438B2 (ja) | ||
| JPH054753B2 (ja) | ||
| JPH06187782A (ja) | 半導体記憶装置 | |
| JPH0743934B2 (ja) | 半導体装置 | |
| JPH06223569A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0770225B2 (ja) | デ−タバス増幅回路 | |
| JPH0612604B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |