JPH07112151B2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH07112151B2 JPH07112151B2 JP61037804A JP3780486A JPH07112151B2 JP H07112151 B2 JPH07112151 B2 JP H07112151B2 JP 61037804 A JP61037804 A JP 61037804A JP 3780486 A JP3780486 A JP 3780486A JP H07112151 B2 JPH07112151 B2 JP H07112151B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- power supply
- supply terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型MIS集積回路の入力回路に関し特に論理
振巾の小さい信号を入力して論理振巾の大きい信号にす
る入力回路に関する。
振巾の小さい信号を入力して論理振巾の大きい信号にす
る入力回路に関する。
〔従来の技術〕 従来、この種の入力回路は、第２図に示すように、Ｐお
よびＮチャンネルトランジスタ7,8ではインバータ回路
を用い、Ｐチャンネルトランジスタ７とＮチャンネルト
ランジスタ８の利得係数βの比を大きくすることによ
り、論理しきい値を適切な値に設定していた。
よびＮチャンネルトランジスタ7,8ではインバータ回路
を用い、Ｐチャンネルトランジスタ７とＮチャンネルト
ランジスタ８の利得係数βの比を大きくすることによ
り、論理しきい値を適切な値に設定していた。
上述した従来の入力回路では、入力信号が“H"レベル
時、その電位が集積回路の電源の高電位側よりも低い関
係にあり、通常5Vに対し、3.3Vの関係で、この時インバ
ータはＰチャンネル7,Nチャンネル８共にオン状態とな
るため貫通電流が流れている。この貫通電流を少なくす
るためには、Ｐチャンネルトランジスタ７の利得係数を
小さくする必要がある。一方入力信号のスイッチングス
ピードが早い場合、この入力回路の応答を早くなければ
ならず、その為には両トランジスタの利得係数を大きく
する必要がある為、特に高速の信号が入ってくる入力回
路の場合、貫通電流が大きくなるという欠点がある。
時、その電位が集積回路の電源の高電位側よりも低い関
係にあり、通常5Vに対し、3.3Vの関係で、この時インバ
ータはＰチャンネル7,Nチャンネル８共にオン状態とな
るため貫通電流が流れている。この貫通電流を少なくす
るためには、Ｐチャンネルトランジスタ７の利得係数を
小さくする必要がある。一方入力信号のスイッチングス
ピードが早い場合、この入力回路の応答を早くなければ
ならず、その為には両トランジスタの利得係数を大きく
する必要がある為、特に高速の信号が入ってくる入力回
路の場合、貫通電流が大きくなるという欠点がある。
本発明の入力回路は、第１の電源端子と出力ラインとの
間に直列接続された一導電型の第１および第２のトラン
ジスタと、前記第１の電源端子と前記出力ラインとの間
に接続された前記一導電型の第３のトランジスタと、前
記第１の電源端子と回路接点との間に接続されゲートが
前記出力ラインに接続された前記一導電型の第４のトラ
ンジスタと、前記出力ラインと第２の電源端子との間に
接続された逆導電型の第５のトランジスタと、前記回路
接点と前記第２の電源端子との間に接続されゲートが前
記出力ラインに接続された前記逆導電型の第６のトラン
ジスタと、前記第１、第３および第５のトランジスタの
ゲートに共通接続された入力端子であって、前記第２の
電源端子の電圧レベルに実質的に等しい第１の電圧レベ
ルと前記第１の電源端子の電圧レベルに達しない第２の
電圧レベルであって前記第１および第３のトランジスタ
を遮断せしめない第２の電圧レベルとを論理振幅とする
入力信号が供給される入力端子とを有し、前記第２のト
ランジスタのゲートは前記回路接点に接続され、前記第
１および第２のトランジスタの利得係数が前記第３およ
び第４のトランジスタの利得係数に比べて大きく、前記
第５および第６のトランジスタの利得係数が前記第１お
よび第２のトランジスタの利得係数に比べて大きいこと
を特徴としている。
間に直列接続された一導電型の第１および第２のトラン
ジスタと、前記第１の電源端子と前記出力ラインとの間
に接続された前記一導電型の第３のトランジスタと、前
記第１の電源端子と回路接点との間に接続されゲートが
前記出力ラインに接続された前記一導電型の第４のトラ
ンジスタと、前記出力ラインと第２の電源端子との間に
接続された逆導電型の第５のトランジスタと、前記回路
接点と前記第２の電源端子との間に接続されゲートが前
記出力ラインに接続された前記逆導電型の第６のトラン
ジスタと、前記第１、第３および第５のトランジスタの
ゲートに共通接続された入力端子であって、前記第２の
電源端子の電圧レベルに実質的に等しい第１の電圧レベ
ルと前記第１の電源端子の電圧レベルに達しない第２の
電圧レベルであって前記第１および第３のトランジスタ
を遮断せしめない第２の電圧レベルとを論理振幅とする
入力信号が供給される入力端子とを有し、前記第２のト
ランジスタのゲートは前記回路接点に接続され、前記第
１および第２のトランジスタの利得係数が前記第３およ
び第４のトランジスタの利得係数に比べて大きく、前記
第５および第６のトランジスタの利得係数が前記第１お
よび第２のトランジスタの利得係数に比べて大きいこと
を特徴としている。
次に本発明について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。１〜４は、
ＰチャンネルMISトランジスタで、５および６は、Ｎチ
ャンネルMISトランジスタである。各トランジスタは、
その利得係数βが相対的に1,2は中程度3,4は小、5,6は
大となるように設計されている。
ＰチャンネルMISトランジスタで、５および６は、Ｎチ
ャンネルMISトランジスタである。各トランジスタは、
その利得係数βが相対的に1,2は中程度3,4は小、5,6は
大となるように設計されている。
入力端子から入ってくる信号の振巾は、集積回路の電源
電圧VDDよりも小さく、通常“L"レベル側は共通接地と
なり同一であるが、“H"レベル側が2/3VDD程度であり、
第２図の従来例の場合、7,8のトランジスタは、共にオ
ン状態となり、貫通電流が流れてしまう。
電圧VDDよりも小さく、通常“L"レベル側は共通接地と
なり同一であるが、“H"レベル側が2/3VDD程度であり、
第２図の従来例の場合、7,8のトランジスタは、共にオ
ン状態となり、貫通電流が流れてしまう。
この貫通電流はトランジスタ７のβ７を小さくすること
により低減することは可能であるが、そうすると入力回
路のスイッチング特性が悪くなるため、高速を要求され
る入力回路では、限界があり例えば10nsec程度のスイッ
チングスピード性能が必要な場合、貫通電流は150〜300
μＡ程度となる。
により低減することは可能であるが、そうすると入力回
路のスイッチング特性が悪くなるため、高速を要求され
る入力回路では、限界があり例えば10nsec程度のスイッ
チングスピード性能が必要な場合、貫通電流は150〜300
μＡ程度となる。
第１図に戻って、各トランジスタの利得係数βを、β５
≒β６（≒β８），β１≒β２（≒２β７），β３≒β
４（≒0.1〜0.3β７）となるべく設計すると入力信号が
“H"レベル時には、トランジスタ1,3,4,5がオン状態
で、トランジスタ2,6はオフ状態となり、貫通電流は、
トランジスタ3,5を介して流れるが、上述の如く、β３
≒0.1〜0.3β７の関係で設計してある為、その値は従来
回路の1/5〜1/3程度に低減できる。
≒β６（≒β８），β１≒β２（≒２β７），β３≒β
４（≒0.1〜0.3β７）となるべく設計すると入力信号が
“H"レベル時には、トランジスタ1,3,4,5がオン状態
で、トランジスタ2,6はオフ状態となり、貫通電流は、
トランジスタ3,5を介して流れるが、上述の如く、β３
≒0.1〜0.3β７の関係で設計してある為、その値は従来
回路の1/5〜1/3程度に低減できる。
次にスイッチングスピードの観点から説明する。入力信
号が“L"→“H"へ変化する時、その応答時間は、主にト
ランジスタ５のβ５のみで決まり、β５≒β８の関係で
あれば従来回路と同等のスピード性能を実現できる。一
方、入力が“H"→“L"の変化点では最初トランジスタ２
がオフ状態のためトランジスタ３のみにより出力を正電
位にチャージアップするが、トランジスタ4,6より成る
インバータが論理しきい値レベルが極力低くなるよう
（β６≒100β４）設計されている為早めに反転し、ト
ランジスタ２がオンし、この時点から、トランジスタ1,
2及び３を介してチャージアップし、従来例と同等の性
能が実現される。また、本回路の入出力特性は0.5〜0.7
V幅のヒステリシス特性を持つため入力の雑音余裕をも
増大することができる。
号が“L"→“H"へ変化する時、その応答時間は、主にト
ランジスタ５のβ５のみで決まり、β５≒β８の関係で
あれば従来回路と同等のスピード性能を実現できる。一
方、入力が“H"→“L"の変化点では最初トランジスタ２
がオフ状態のためトランジスタ３のみにより出力を正電
位にチャージアップするが、トランジスタ4,6より成る
インバータが論理しきい値レベルが極力低くなるよう
（β６≒100β４）設計されている為早めに反転し、ト
ランジスタ２がオンし、この時点から、トランジスタ1,
2及び３を介してチャージアップし、従来例と同等の性
能が実現される。また、本回路の入出力特性は0.5〜0.7
V幅のヒステリシス特性を持つため入力の雑音余裕をも
増大することができる。
なお、トランジスタ２のゲートを入力端子に、トランジ
スタ１のゲートをトランジスタ４および６の接続点にそ
れぞれ接続してもよい。
スタ１のゲートをトランジスタ４および６の接続点にそ
れぞれ接続してもよい。
第３図は本発明の他の実施例を示す回路図である。21〜
25はＰチャンネルMISトランジスタで、26〜28はＮチャ
ンネルMISトランジスタである。各トランジスタは、そ
の利得係数βが相対的に22,23は中、21,24,25,26は小、
27,28は大となるように設計されている。
25はＰチャンネルMISトランジスタで、26〜28はＮチャ
ンネルMISトランジスタである。各トランジスタは、そ
の利得係数βが相対的に22,23は中、21,24,25,26は小、
27,28は大となるように設計されている。
このように、各トランジスタの利得係数を設計すると入
力信号が“H"レベル時は、貫通電流は、トランジスタ2
4,27を介して流れるが、β24が小さいため、その値は、
従来回路の1/3〜1/5程度に低減される。
力信号が“H"レベル時は、貫通電流は、トランジスタ2
4,27を介して流れるが、β24が小さいため、その値は、
従来回路の1/3〜1/5程度に低減される。
トランジスタ21,26は入力のプルアップ，プルダウン用
として設けられておりしかも、入力信号が“H"の時は、
トランジスタ21はオン、トランジスタ26はオフ、入力信
号が“L"の時は、トランジスタ21はオフ、トランジスタ
26はオンとなるためスイッチングの過渡時以外は、ここ
での電流はなくすことができる。以上の効果により消費
電流は、従来の1/10程度になる。
として設けられておりしかも、入力信号が“H"の時は、
トランジスタ21はオン、トランジスタ26はオフ、入力信
号が“L"の時は、トランジスタ21はオフ、トランジスタ
26はオンとなるためスイッチングの過渡時以外は、ここ
での電流はなくすことができる。以上の効果により消費
電流は、従来の1/10程度になる。
次にスイッチングスピードの観点から説明する。入力信
号が“L"→“H"と変化する時その応答時間は主にトラン
ジスタ27のβ27のみで決まり従来回路と同等のスピード
を実現できる。一方入力が“H"→“L"と変化する時は、
最初トランジスタ23がオフ状態であるためトランジスタ
24のみで出力を正にチャージアップするが、トランジス
タ25,26より成るインバータの論理しきい値が極力低く
なるよう（β28≒100β25）設計されている為早めに反
転し、トランジスタ23がオンするため、この時点からト
ランジスタ22,23及び24を介してチャージアップし従来
例と同等の性能が実現される。
号が“L"→“H"と変化する時その応答時間は主にトラン
ジスタ27のβ27のみで決まり従来回路と同等のスピード
を実現できる。一方入力が“H"→“L"と変化する時は、
最初トランジスタ23がオフ状態であるためトランジスタ
24のみで出力を正にチャージアップするが、トランジス
タ25,26より成るインバータの論理しきい値が極力低く
なるよう（β28≒100β25）設計されている為早めに反
転し、トランジスタ23がオンするため、この時点からト
ランジスタ22,23及び24を介してチャージアップし従来
例と同等の性能が実現される。
また本回路の入出力特性は、0.5〜0.7V幅のヒステリシ
ス特性を持つため入力信号に対する雑音余裕度も向上で
きる。
ス特性を持つため入力信号に対する雑音余裕度も向上で
きる。
なお、トランジスタ22のゲートをトランジスタ25,28の
接続点にトランジスタ23のゲートを入力端子に接続して
もよい。また、トランジスタおよび26のいずれか一方は
削除してもよい。
接続点にトランジスタ23のゲートを入力端子に接続して
もよい。また、トランジスタおよび26のいずれか一方は
削除してもよい。
以上説明したように本発明は、入力回路の構成及びβの
設計の工夫により貫通電流を低減し、かつスピード性能
をそこなわなく、また入力雑音余裕度の大きい入力回路
を提供できる効果がある。
設計の工夫により貫通電流を低減し、かつスピード性能
をそこなわなく、また入力雑音余裕度の大きい入力回路
を提供できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図、第３図は本発明の他の実施例を示す回
路図である。 1,2,3,4,7,21,22,23,24,25……ＰチャンネルMISトラン
ジスタ、5,6,8,26,27,28……ＮチャンネルMISトランジ
スタ。
例を示す回路図、第３図は本発明の他の実施例を示す回
路図である。 1,2,3,4,7,21,22,23,24,25……ＰチャンネルMISトラン
ジスタ、5,6,8,26,27,28……ＮチャンネルMISトランジ
スタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/00 Ｈ０３Ｋ 5/00 Ｚ (56)参考文献 特開 昭60−146522（ＪＰ，Ａ) 特開 昭60−25322（ＪＰ，Ａ) 特開 昭59−212028（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の電源端子と出力ラインとの間に直列
接続された一導電型の第１および第２のトランジスタ
と、前記第１の電源端子と前記出力ラインとの間に接続
された前記一導電型の第３のトランジスタと、前記第１
の電源端子と回路接点との間に接続されゲートが前記出
力ラインに接続された前記一導電型の第４のトランジス
タと、前記出力ラインと第２の電源端子との間に接続さ
れた逆導電型の第５のトランジスタと、前記回路接点と
前記第２の電源端子との間に接続されゲートが前記出力
ラインに接続された前記逆導電型の第６のトランジスタ
と、前記第１、第３および第５のトランジスタのゲート
に共通接続された入力端子であって、前記第２の電源端
子の電圧レベルに実質的に等しい第１の電圧レベルと前
記第１の電源端子の電圧レベルに達しない第２の電圧レ
ベルであって前記第１および第３のトランジスタを遮断
せしめない第２の電圧レベルとを論理振幅とする入力信
号が供給される入力端子とを有し、前記第２のトランジ
スタのゲートは前記回路接点に接続され、前記第１およ
び第２のトランジスタの利得係数が前記第３および第４
のトランジスタの利得係数に比べて大きく、前記第５お
よび第６のトランジスタの利得係数が前記第１および第
２のトランジスタの利得係数に比べて大きいことを特徴
とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037804A JPH07112151B2 (ja) | 1986-02-21 | 1986-02-21 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037804A JPH07112151B2 (ja) | 1986-02-21 | 1986-02-21 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62195921A JPS62195921A (ja) | 1987-08-29 |
| JPH07112151B2 true JPH07112151B2 (ja) | 1995-11-29 |
Family
ID=12507697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037804A Expired - Lifetime JPH07112151B2 (ja) | 1986-02-21 | 1986-02-21 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112151B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3179350B2 (ja) * | 1996-09-09 | 2001-06-25 | 日本電気株式会社 | レベルシフト回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146522A (ja) * | 1984-01-11 | 1985-08-02 | Seiko Epson Corp | 入力回路 |
-
1986
- 1986-02-21 JP JP61037804A patent/JPH07112151B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62195921A (ja) | 1987-08-29 |
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