JPH07113852A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07113852A JPH07113852A JP5260819A JP26081993A JPH07113852A JP H07113852 A JPH07113852 A JP H07113852A JP 5260819 A JP5260819 A JP 5260819A JP 26081993 A JP26081993 A JP 26081993A JP H07113852 A JPH07113852 A JP H07113852A
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- JP
- Japan
- Prior art keywords
- circuit
- buffer
- inspection
- test
- semiconductor integrated
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路において、内部回路の規模が
大きく、汎用性が低い場合でも検査のためのテストパタ
ーン作成を容易とすることを目的とする。 【構成】 入力バッファ９と出力バッファ１０の間に、
マルチプレクサ１１と、バッファ１２などのクロックに
依存しないゲート回路で構成された検査用回路を設け、
テストピン８によりテストモードにしたときマルチプレ
クサ１１群は内部回路１４を切り離し、代わりにバッフ
ァ１２などで構成された単純な検査回路を接続するた
め、内部回路１４の中身に左右されることなく容易に検
査のためのテストパターンを作成することができ、容易
に検査できる。
大きく、汎用性が低い場合でも検査のためのテストパタ
ーン作成を容易とすることを目的とする。 【構成】 入力バッファ９と出力バッファ１０の間に、
マルチプレクサ１１と、バッファ１２などのクロックに
依存しないゲート回路で構成された検査用回路を設け、
テストピン８によりテストモードにしたときマルチプレ
クサ１１群は内部回路１４を切り離し、代わりにバッフ
ァ１２などで構成された単純な検査回路を接続するた
め、内部回路１４の中身に左右されることなく容易に検
査のためのテストパターンを作成することができ、容易
に検査できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路技術及び
これらを実装した回路基板を正確に検査するための検査
技術に関するものである。
これらを実装した回路基板を正確に検査するための検査
技術に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型軽量化、高機能化
は著しいものがあり、それにともなう回路実装密度及び
集積回路の集積度も飛躍的に上昇してきた。そのため実
装された回路基板の検査方法の開発も同時に進んできて
いる。基板検査において故障箇所を特定する場合におい
ても、回路規模が小さくまたアナログ中心である場合は
回路全体が実動作中に信号ラインを波形モニターするな
どの方法で特定できる場合が多かったが、ディジタル化
が進みさらに高機能化され回路規模も大きくなった近年
においては回路全体の検査での故障箇所の特定が非常に
困難になってきたため検査方法も回路全体を検査する方
法から個々のデバイスを検査する方法に移りつつある。
たとえば回路基板を検査する装置であるインサーキット
テスターでは個々のデバイスを容易に検査するために汎
用ゲートＩＣなどの比較的小規模のデバイスのテストパ
ターンのデーターを内蔵しているものも現われてきてい
る。
は著しいものがあり、それにともなう回路実装密度及び
集積回路の集積度も飛躍的に上昇してきた。そのため実
装された回路基板の検査方法の開発も同時に進んできて
いる。基板検査において故障箇所を特定する場合におい
ても、回路規模が小さくまたアナログ中心である場合は
回路全体が実動作中に信号ラインを波形モニターするな
どの方法で特定できる場合が多かったが、ディジタル化
が進みさらに高機能化され回路規模も大きくなった近年
においては回路全体の検査での故障箇所の特定が非常に
困難になってきたため検査方法も回路全体を検査する方
法から個々のデバイスを検査する方法に移りつつある。
たとえば回路基板を検査する装置であるインサーキット
テスターでは個々のデバイスを容易に検査するために汎
用ゲートＩＣなどの比較的小規模のデバイスのテストパ
ターンのデーターを内蔵しているものも現われてきてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら回路規模
が大きく入出力ピン数が多いＡＳＩＣ等や汎用性の低い
カスタムＬＳＩ等のテストパターンは、一般に入手する
ことは困難であり又、テストパターン作成作業も非常に
深い専門知識を要するため、長い開発期間と人的パワー
が必要であった。
が大きく入出力ピン数が多いＡＳＩＣ等や汎用性の低い
カスタムＬＳＩ等のテストパターンは、一般に入手する
ことは困難であり又、テストパターン作成作業も非常に
深い専門知識を要するため、長い開発期間と人的パワー
が必要であった。
【０００４】本発明は上記従来の問題点を解決するもの
で、回路規模が大きく汎用性が低くとも、容易に検査で
きる半導体集積回路を提供するものである。
で、回路規模が大きく汎用性が低くとも、容易に検査で
きる半導体集積回路を提供するものである。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路は、入力バッファと出力バッ
ファの間に、信号切り換え装置とクロックに依存しない
バッファなどによる検査用回路を設けている。
に本発明の半導体集積回路は、入力バッファと出力バッ
ファの間に、信号切り換え装置とクロックに依存しない
バッファなどによる検査用回路を設けている。
【０００６】
【作用】この構成により検査時に内部回路は簡単なゲー
トなどの回路に置き換えられるため、テストパターンを
容易に作成することが可能となり、内部回路の規模が大
きく汎用性が低い場合でも容易に検査できる。
トなどの回路に置き換えられるため、テストパターンを
容易に作成することが可能となり、内部回路の規模が大
きく汎用性が低い場合でも容易に検査できる。
【０００７】
（実施例１）以下本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【０００８】図１（ａ）〜（ｃ）は本発明の実施例の半
導体集積回路の内部説明図である。図１（ａ）は入力ピ
ンより出力ピンが少ない場合、図１（ｃ）は入力ピンよ
り出力ピンが多い場合について説明している。図１
（ａ），（ｃ）において、１〜４，１６，１７は入力ピ
ン、５〜７，１８〜２１は出力ピン、８は通常モードと
テストモードとを切り換えるためのテストピン、９は入
力バッファ、１０は出力バッファ、１１はマルチプレク
サ、１２は検査のためのバッファ、１３は同じく検査の
ためのＡＮＤゲート、１４は通常モードで使用する内部
回路、１５はパッケージ、２２は検査のためのＸＯＲゲ
ート、２３は同じく検査のためのインバータである。
導体集積回路の内部説明図である。図１（ａ）は入力ピ
ンより出力ピンが少ない場合、図１（ｃ）は入力ピンよ
り出力ピンが多い場合について説明している。図１
（ａ），（ｃ）において、１〜４，１６，１７は入力ピ
ン、５〜７，１８〜２１は出力ピン、８は通常モードと
テストモードとを切り換えるためのテストピン、９は入
力バッファ、１０は出力バッファ、１１はマルチプレク
サ、１２は検査のためのバッファ、１３は同じく検査の
ためのＡＮＤゲート、１４は通常モードで使用する内部
回路、１５はパッケージ、２２は検査のためのＸＯＲゲ
ート、２３は同じく検査のためのインバータである。
【０００９】図１（ａ）において、通常モードでは入力
ピン１〜４に与えられた信号は入力バッファ９などを通
り複雑な内部回路１４に入る。そして内部回路１４から
の出力信号は、出力バッファ１０などを通り出力ピン５
〜７から出力される。ここでテストピン８にテスト切り
換え信号を与え、テストモードにしたときマルチプレク
サ１１群は内部回路１４を切り離し、代わりにバッファ
１２などで構成された検査回路を接続する。この動作に
より通常モードでは複雑な集積回路であったものが、テ
ストモードに切り換えることで、図１（ｂ）の真理値表
のような単純なゲートＩＣに置き換えたと同じことにな
る。これによりテスト開発者は内部回路の中身に左右さ
れることなく容易にテストパターンを作成することがで
きる。
ピン１〜４に与えられた信号は入力バッファ９などを通
り複雑な内部回路１４に入る。そして内部回路１４から
の出力信号は、出力バッファ１０などを通り出力ピン５
〜７から出力される。ここでテストピン８にテスト切り
換え信号を与え、テストモードにしたときマルチプレク
サ１１群は内部回路１４を切り離し、代わりにバッファ
１２などで構成された検査回路を接続する。この動作に
より通常モードでは複雑な集積回路であったものが、テ
ストモードに切り換えることで、図１（ｂ）の真理値表
のような単純なゲートＩＣに置き換えたと同じことにな
る。これによりテスト開発者は内部回路の中身に左右さ
れることなく容易にテストパターンを作成することがで
きる。
【００１０】図１（ｃ）は、入力ピンより出力ピンが多
い場合であるが、図１（ａ）と同様に内部回路１４を単
純なゲート回路に置き換えることができるため、容易に
テストパターンを作成することができる（真理値表は図
１（ｄ）を参照）。
い場合であるが、図１（ａ）と同様に内部回路１４を単
純なゲート回路に置き換えることができるため、容易に
テストパターンを作成することができる（真理値表は図
１（ｄ）を参照）。
【００１１】ただし、本実施例によればテストモード時
において、内部回路１４の中身について検査していない
が、電源を投入し、入力バッファ、出力バッファの検査
をしているため、静電破壊などＬＳＩメーカーでの出荷
検査以降の不良は検査できる。そして入出力ピン、テス
トピンの半田づけ不良の検査もできるため、全体として
十分な検査と言える。
において、内部回路１４の中身について検査していない
が、電源を投入し、入力バッファ、出力バッファの検査
をしているため、静電破壊などＬＳＩメーカーでの出荷
検査以降の不良は検査できる。そして入出力ピン、テス
トピンの半田づけ不良の検査もできるため、全体として
十分な検査と言える。
【００１２】以上のように本実施例によれば、図１
（ａ）の如く、テストモードにしたときマルチプレクサ
１１群は内部回路１４を切り離し、代わりにバッファ１
２などで構成された検査回路を接続するため、内部回路
１４の中身に左右されることなく容易にテストパターン
を作成することができる。
（ａ）の如く、テストモードにしたときマルチプレクサ
１１群は内部回路１４を切り離し、代わりにバッファ１
２などで構成された検査回路を接続するため、内部回路
１４の中身に左右されることなく容易にテストパターン
を作成することができる。
【００１３】なお、実施例では検査回路を内部回路とは
別に設けたが、内部回路の一部を利用してもよい。それ
にバッファなど介さずに直接入出力のマルチプレクサと
接続してもよい。また実施例では入力ピン、出力ピンを
持つ集積回路について説明したが、双方向ピンを持つ集
積回路においても対応できる。
別に設けたが、内部回路の一部を利用してもよい。それ
にバッファなど介さずに直接入出力のマルチプレクサと
接続してもよい。また実施例では入力ピン、出力ピンを
持つ集積回路について説明したが、双方向ピンを持つ集
積回路においても対応できる。
【００１４】
【発明の効果】以上のように本発明の半導体集積回路は
入力バッファと出力バッファの間に、信号切り換え装置
と、クロックに依存しないバッファなどで構成された検
査用回路を設け、前記信号切り換え装置によって内部回
路と検査用回路を切り換えることができるため、検査時
に内部回路は簡単なゲート回路などに置き換えられ、テ
ストパターンを容易に作成することが可能となり、内部
回路の規模が大きく汎用性が低い場合でも容易に検査で
きる。
入力バッファと出力バッファの間に、信号切り換え装置
と、クロックに依存しないバッファなどで構成された検
査用回路を設け、前記信号切り換え装置によって内部回
路と検査用回路を切り換えることができるため、検査時
に内部回路は簡単なゲート回路などに置き換えられ、テ
ストパターンを容易に作成することが可能となり、内部
回路の規模が大きく汎用性が低い場合でも容易に検査で
きる。
【図１】 （ａ）本発明の実施例の半導体集積回路の内部説明図 （ｂ）同説明図の真理値表を示す図 （ｃ）本発明の実施例の半導体集積回路の内部説明図 （ｄ）同説明図の真理値表を示す図
１〜４，１６，１７ 入力ピン ５〜７，１８〜２１ 出力ピン ８ テストピン ９ 入力バッファ １０ 出力バッファ １１ マルチプレクサ １２ バッファ １３ ＡＮＤゲート １４ 内部回路 １５ パッケージ ２２ ＸＯＲゲート ２３ インバータ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (1)
- 【請求項１】 入力バッファと出力バッファの間に、信
号切り換え装置と、クロックに依存しないバッファなど
で構成された検査用回路を設け、前記信号切り換え装置
によって内部回路と検査用回路が切り換わることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260819A JPH07113852A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260819A JPH07113852A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07113852A true JPH07113852A (ja) | 1995-05-02 |
Family
ID=17353204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260819A Pending JPH07113852A (ja) | 1993-10-19 | 1993-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113852A (ja) |
-
1993
- 1993-10-19 JP JP5260819A patent/JPH07113852A/ja active Pending
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