JPH07114399B2 - データ位相変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ位相変換回路に関
し、特に、位相乗せ換えタイミング用の制御信号を与え
ることなく入力データの位相変換を実現するデータ位相
変換回路に関する。

【０００２】

【従来の技術】従来、入力データをパラレル展開するこ
とによりデータ位相乗せ換えを実現するデータ位相変換
回路は、入力データをシリアル・パラレル変換（パラレ
ル展開）し、パラレルデータをパラレル／シリアル変換
することにより、入力データの位相乗せ換えを実現して
いる。入力データのシリアル・パラレル変換は、入力デ
ータと同位相の書き込みクロック信号と、入力データと
同位相のシリアル・パラレル変換タイミングパルス（書
き込み用フレームパルス）とを用いて行われる。パラレ
ルデータのパラレル／シリアル変換は、乗せ換え位相の
クロック信号（読み出しクロック信号）と、乗せ換えタ
イミングパルス（読み出し用フレームパルス）とを用い
行われ、パラレル展開時の各信号の乗せ換えタイミング
を作成し、そのタイミングでパラレルデータが乗せ換え
られる。

【０００３】図３に従来のデータ位相乗せ換えを実現す
るデータ位相変換回路の構成を示す。図示のデータ位相
変換回路は、シリアル・パラレル変換回路１１と、パラ
レル・シリアル変換回路１２と、書き込みカウンタ１３
と、読み出しカウンタ１４とを有する。このデータ位相
変換回路には、入力データＩＤと、書き込みクロック信
号ＷＣＫと、書き込み用フレームパルスＷＦＰと、読み
出しクロック信号ＲＣＫと、読み出し用フレームパルス
ＲＦＰとが供給され、データ位相変換回路から出力デー
タＯＤが出力される。

【０００４】書き込みカウンタ１３には書き込みクロッ
ク信号ＷＣＫと書き込み用フレームパルスＷＦＰとが供
給される。書き込みクロック信号ＷＣＫは入力データＩ
Ｄと同位相のクロック信号である。書き込みカウンタ１
３は書き込みクロック信号ＷＣＫによりカウント動作を
行うカウンタで、かつ書き込み用フレームパルスＷＦＰ
に同期したカウンタである。書き込みカウンタ１３はシ
リアル・パラレル変換回路１１に書き込みカウンタ値を
出力する。図示の書き込みカウンタ１３は、５進カウン
タで、書き込みカウンタ値は書き込みクロック信号ＷＣ
Ｋに同期して、“０”から“４”に１ずつ変化し、
“４”の後に“０”に戻る。

【０００５】シリアル・パラレル変換回路１１には入力
データＩＤと書き込みクロック信号ＷＣＫとが供給され
ると共に、書き込みカウンタ１３から書き込みカウンタ
値が供給される。図示のシリアル・パラレル変換回路１
１は、第１乃至第５のラッチ回路１１−１，…，１１−
５から構成される。第１乃至第５のラッチ回路１１−１
〜１１−５の各々はセレクタ（ＳＥＬ）１１ａとＤフリ
ップ・フロップ１１ｂとから成る。セレクタ１１ａの第
１の入力端子Ａには入力データＩＤが供給され、第２の
入力端子ＢにはＤフリップ・フロップ１１ｂの出力端子
Ｑから出力されたデータが供給される。セレクタ１１ａ
は入力データＩＤとＤフリップ・フロップ１１ｂからの
出力データの一方を書き込みカウンタ１３からの書き込
みカウンタ値に応じて選択し、選択したデータをＤフリ
ップ・フロップ１１ｂの入力端子Ｄに供給する。Ｄフリ
ップ・フロップ１１ｂのクロック端子Ｃには書き込みク
ロック信号ＷＣＫが供給される。Ｄフリップ・フロップ
１１ｂは書き込みクロック信号ＷＣＫに同期して選択し
たデータをラッチする。本例において、第１乃至第５の
ラッチ回路１１−１〜１１−５のセレクタ１１ａは、そ
れぞれ、書き込みカウンタ値が“０”〜“４”のときに
入力データＩＤを選択し、選択したデータを対応のＤフ
リップ・フロップ１１ｂに供給する。シリアル・パラレ
ル変換回路１１は、第１乃至第５のラッチ回路１１−１
〜１１−５でそれぞれラッチした第１及び第５のラッチ
データをパラレルデータとして出力する。

【０００６】同様に、読み出しカウンタ１４には読み出
しクロック信号ＲＣＫと読み出し用フレームパルスＲＦ
Ｐとが供給される。読み出しカウンタ１４は読み出しク
ロック信号ＲＣＫによりカウント動作を行うカウンタ
で、かつ読み出し用フレームパルスＲＦＰに同期したカ
ウンタである。読み出しカウンタ１４はパラレル・シリ
アル変換回路１２に読み出しカウンタ値を出力する。図
示の読み出しカウンタ１４も書き込みカウンタ１３と同
様に５進カウンタである。

【０００７】パラレル・シリアル変換回路１２には読み
出しクロック信号ＲＣＫが供給されると共に、シリアル
・パラレル変換回路１１及び読み出しカウンタ１４から
それぞれパラレルデータおよび読み出しカウンタ値が供
給される。図示のパラレル・シリアル変換回路１２は、
第１乃至第５のラッチ回路１２−１，…，１２−５と、
セレクタ１２−６とから構成される。第１乃至第５のラ
ッチ回路１２−１〜１２−５には、ぞれぞれ、シリアル
・パラレル変換回路１１の第１乃至第５のラッチ回路１
１−１〜１１−５から出力された第１乃至第５のラッチ
データが供給される。第１乃至第５のラッチ回路１２−
１〜１２−５の各々はセレクタ１２ａとＤフリップ・フ
ロップ１２ｂとから成る。第１乃至第５のラッチ回路１
２−１〜１２−５のセレクタ１２ａの第１の入力端子Ａ
には、それぞれ、第１乃至第５のラッチ回路１１−１〜
１１−５からの第１乃至第５のラッチデータが供給さ
れ、第２の入力端子ＢにはＤフリップ・フロップ１２ｂ
の出力端子Ｑから出力されたデータが供給される。セレ
クタ１２ａは供給されたラッチデータとＤフリップ・フ
ロップ１２ｂからの出力データの一方を読み出しカウン
タ１４からの読み出しカウンタ値に応じて選択し、選択
したデータをＤフリップ・フロップ１２ｂの入力端子Ｄ
に供給する。Ｄフリップ・フロップ１２ｂのクロック端
子Ｃには読み出しクロック信号ＲＣＫが供給される。Ｄ
フリップ・フロップ１２ｂは読み出しクロック信号ＲＣ
Ｋに同期して選択したデータをラッチする。本例におい
て、第１乃至第５のラッチ回路１２−１〜１２−５のセ
レクタ１１ａは、それぞれ、読み出しカウンタ値が
“０”〜“４”のときに第１乃至第５のラッチデータを
選択し、選択したデータを対応のＤフリップ・フロップ
１２ｂに供給する。第１乃至第５のラッチ回路１２−１
〜１２−５はそれぞれラッチした第１及び第５のラッチ
データをセレクタ１２−６に供給する。セレクタ１２−
６は、読み出しカウンタ１４からの読み出しカウンタ値
に応じて、第１乃至第５のラッチ回路１２−１〜１２−
５からの第１及び第５のラッチデータの１つを選択し、
選択したデータを出力データＯＤとして出力する。本例
において、セレクタ１２−６は、読み出しカウンタ値が
“０”〜“４”のときに、それぞれ、第５、第１乃至第
４のラッチデータを選択する。なお、このセレクタ１２
−６の選択動作はこれに限定しないのは言うまでもな
い。

【０００８】次に、図４を参照して、従来のデータ位相
変換回路の動作について説明する。最初に、シリアルデ
ータである入力データＩＤをパラレルデータに変換する
ときの動作について説明し、その後で、パラレルデータ
を出力データＯＤに変換するときの動作について説明す
る。

【０００９】シリアル／パラレル変換時、シリアル・パ
ラレル変換回路１１は、書き込みカウンタ１３が出力す
る書き込みカウンタ値で入力データＩＤをラッチするこ
とにより、入力データＩＤをパラレルデータに変換す
る。書き込み用フレームパルスＷＦＰにより指示される
各タイムスロットの信号のシリアル・パラレル変換を定
常で行うことが可能になる。

【００１０】パラレル／シリアル変換時、パラレル・シ
リアル変換回路１２は、読み出しカウンタ１４が出力す
る読み出しカウンタ値で、シリアル・パラレル変換回路
１１が出力するパラレルデータを読み出しクロック信号
ＲＣＫによりラッチすることで位相の乗せ換えを行い、
ラッチデータを読み出しカウンタ１４が出力する読み出
しカウンタ値により選択することにより、パラレルデー
タをパラレル・シリアル変換して出力データＯＤを出力
する。

【００１１】図４から明らかなように、読み出しクロッ
ク信号ＲＣＫの読み出し用フレームパルスＲＦＰのパル
ス位置でのクロックの立上がりは、書き込みクロック信
号ＷＣＫの書き込み用フレームパルスＷＦＰのパルス位
置でのクロックの立上がりに対して、図中の点線で示す
位相範囲内であれば、変動してもデータ位相変換を行え
る。

【００１２】

【発明が解決しようとする課題】この従来のデータ位相
変換回路において、入力データのパラレル展開の度合い
は、この回路を用いる各装置構成で、基準クロック信号
からの書き込みクロック位相までのデバイスによる変動
量と、基準クロック信号からの読み出しクロック位相ま
でのデバイスの変動量との和から求められる。

【００１３】また、通信装置のような装置回路規模が膨
大な装置では、各処理単位毎にパッケージ分割し、プラ
グインユニット構成をとることでサービスの継続および
保守を行っている。その際、クロック供給を司るパッケ
ージ（以下、クロック供給パッケージと呼ぶ）からのク
ロックで各主信号データは処理されるが、上記保守単位
はこの場合パッケージに相当する。その故障を評定する
場合、自パッケージに主信号を供給すパッケージ（以
下、前主信号パッケージと呼ぶ）に何らかの故障（主に
入力クロック断）発生時、自パッケージの故障検出能力
が低下しないように設計する。このため、前主信号パッ
ケージから主信号を受け取る際に、自パケージのクロッ
クに主信号の乗せ換えを行い、自パケージのクロックに
おいて故障評定を行う場合が多い。

【００１４】上述した理由から装置内でデータ位相変換
を多数箇所で行う場合、各主信号データの特定タイミン
グスロット箇所（データ先頭位置、ここではフレームパ
ルス位置がそれに相当）を、クロックによるリタイミン
グ数から装置内タイミングで管理する必要がある。また
上記デバイスによる変動量から各データ位相変換箇所で
のパラレル展開の度合いを検討する必要がある。

【００１５】このような設計は、データ位相変換回路の
汎用性をなくし、装置設計を複雑かつ設計工数のかかる
ものとしてきた。また、クロック供給パッケージから多
数の違った位相のフレームパルスを各主信号パッケージ
に供給する必要があり、パッケージプラグのピンネック
等を誘発する。

【００１６】本発明の目的は、データ位相変換に読み出
し用フレームパルス信号を用いない方式をとることによ
り、クロック供給パッケージでのフレームパルス作成回
路の規模を削減すると共に、フレームパルス分配のため
の信号本数を削減することにある。

【００１７】

【課題を解決するための手段】本発明のデータ位相変換
回路は、入力データをパラレル展開することによりデー
タ位相乗せ換えを実現するデータ位相変換回路におい
て、外部から供給される書き込み用フレームパルスに同
期して、入力データと同位相で外部から供給される書き
込みクロック信号によりカウント動作を行い、書き込み
カウンタ値を出力する書き込みカウンタと、入力データ
を、書き込みカウンタ値に基づいて書き込みクロック信
号に同期して、パラレルデータにシリアル・パラレル変
換するデータ用シリアル・パラレル変換回路と、読み出
し用フレームパルスに同期して、外部から供給される読
み出しクロック信号によりカウント動作を行い、読み出
しカウンタ値を出力する読み出しカウンタと、パラレル
データを、読み出しカウンタ値に基づいて読み出しクロ
ック信号に同期して、出力データにパラレル／シリアル
変換するパラレル・シリアル変換回路と、書き込み用フ
レームパルスを書き込みクロック信号に同期してパラレ
ル展開するフレームパルス用シリアル・パラレル変換回
路と、このフレームパルス用シリアル・パラレル変換回
路から出力されるパラレル展開されたフレームパルス信
号を読み出しクロック信号に位相乗せ換えし、かつパラ
レル展開されたフレームパルス信号のパルス位置のほぼ
中央の位置に読み出しクロック信号の１クロック周期幅
をもつ乗せ換え用パルスを作成する乗せ換え用パルス信
号発生回路とを有し、乗せ換え用パルスを読み出し用フ
レームパルスとして読み出しカウンタに供給することを
特徴とする。

【００１８】上記データ位相変換回路は、更に、読み出
しカウンタ値をデコードすることによりウインドウパル
スを作成するウインドウパルス発生回路と、乗せ換え用
パルスがウインドウパルスからはずれた場合に、読み出
しカウンタへ読み出し用フレームパルスを供給する乗せ
換えタイミング変動吸収回路とを有することが好まし
い。

【００１９】

【作用】書き込み用フレームパルスを、入力データと同
様にシリアル・パラレル展開し、読み出しクロック信号
でリタイミングし、そのほぼ中央の位置に位相変換用タ
イミングパルス（読み出し用フレームパルス）を作り出
す。

【００２０】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。

【００２１】図１を参照すると、本発明の一実施例によ
るデータ位相変換回路は、読み出し用フレームパルスＲ
ＦＰがなく、シリアル・パラレル変換回路１５と、乗せ
換え用パルス信号発生回路１６と、ウインドウパルス発
生回路１７と、ゲート回路１８とを備えている点を除い
て、図３に示したものと同様の構成を有する。したがっ
て、図３に示した構成要素と同様の機能を有するものに
は同一の参照符号を付して、それらの説明を省略し、以
下では、相違点についてのみ詳細に説明する。

【００２２】シリアル・パラレル変換回路１５には、書
き込み用フレームパルスＷＦＰと書き込みクロック信号
ＷＣＫとが供給されると共に、書き込みカウンタ１３か
ら書き込みカウンタ値が供給される。シリアル・パラレ
ル変換回路１５は、書き込み用フレームパルスＷＦＰ
を、入力データＩＤ用のシリアル・パラレル変換回路１
１と同様に、書き込みカウンタ１３からの書き込みカウ
ンタ値に応じてパラレル展開する回路である。上述した
ように、書き込みカウンタ１３は書き込み用フレームパ
ルスＷＦＰに同期したカウンタであるため、シリアル・
パラレル変換回路１５は１つのラッチ回路で実現でき
る。すなわち、シリアル・パラレル変換回路１５を構成
するラッチ回路は、セレクタ１５ａとＤフリップ・フロ
ップ１６ｂとから成る。セレクタ１５ａの第１の入力端
子Ａには、書き込み用フレームパルスＷＦＰが供給さ
れ、第２の入力端子ＢにはＤフリップ・フロップ１５ｂ
の出力端子Ｑから出力されたデータが供給される。セレ
クタ１５ａは書き込み用フレームパルスＷＦＰとＤフリ
ップ・フロップ１５ｂからの出力データの一方を書き込
みカウンタ１３からの書き込みカウンタ値に応じて選択
し、選択したデータをＤフリップ・フロップ１５ｂの入
力端子Ｄに供給する。Ｄフリップ・フロップ１５ｂのク
ロック端子Ｃには書き込みクロック信号ＷＣＫが供給さ
れる。Ｄフリップ・フロップ１５ｂは書き込みクロック
信号ＷＣＫに同期して選択したデータをラッチする。こ
の例では、セレクタ１５ａは、書き込みカウンタ値が
“０”のときに書き込み用フレームパルスＷＦＰを選択
し、選択した信号をＤフリップ・フロップ１５ｂに供給
する。従って、シリアル・パラレル変換回路１５は、書
き込み用フレームパルスＷＦＰを書き込みクロック信号
ＷＣＫの５クロック周期に相当する時間だけラッチし、
ラッチした信号をパラレル展開されたフレームパルスと
して出力する。

【００２３】乗せ換え用パルス信号発生回路１６には読
み出しクロック信号ＲＣＫが供給されると共に、シリア
ル・パラレル変換回路１５からパラレル展開されたフレ
ームパルスが供給される。乗せ換え用パルス信号発生回
路１６は、シリアル・パラレル変換回路１５が出力する
パラレル展開されたフレームパルスを、読み出しクロッ
ク信号ＲＣＫによりリタイミングし、パラレル展開され
たフレームパルスのほぼ中央の位置に、読み出しクロッ
ク信号ＲＣＫの１クロック周期に相当する幅をもつ乗せ
換え用タイミングパルスを作成する回路である。

【００２４】一般に、乗せ換え用パルス信号発生回路１
６は、ｎ（ｎは１以上の整数）段の遅延回路からなる前
段の遅延ユニット１６−１と、ｍ（ｍは１以上の整数）
段の遅延回路からなる後段の遅延ユニット１６−２と、
前段の遅延ユニット１６−１の出力を纏めて後段の遅延
ユニット１６−２に転送する転送回路１６−３と、後段
の遅延ユニット１６−２の出力を纏めて前段の遅延ユニ
ット１６−１にフィードバックするフィードバック回路
１６−４とから成る。

【００２５】前段の遅延ユニット１６−１を構成する第
１乃至第ｎの遅延回路１６−１１〜１６−１ｎは、オア
ゲート１６ａとＤフリップ・フロップ１６ｂとから成
る。

【００２６】第１の遅延回路１６−１１において、オア
ゲート１６ａはパラレル展開されたフレームパルスとフ
ィードバック回路１６−４からのフィードバック信号と
の論理和をとり、その論理和結果をＤフリップ・フロッ
プ１６ｂのデータ入力端子Ｄに供給する。Ｄフリップ・
フロップ１６ｂのクロック入力端子Ｃには読み出しクロ
ック信号ＲＣＫが供給されている。Ｄフリップ・フロッ
プ１６ｂは読み出しクロック信号ＲＣＫに同期してオア
ゲート１６ａからの論理和結果を保持し、保持した信号
を次段（第２）の遅延回路１６−１２に供給する。

【００２７】第２乃至第ｎの遅延回路１６−１２〜１６
−１ｎにおいて、オアゲート１６ａは前段からの遅延回
路の出力信号とフィードバック信号との論理和をとり、
その論理和結果をＤフリップ・フロップ１６ｂのデータ
入力端子Ｄに供給する。Ｄフリップ・フロップ１６ｂは
読み出しクロック信号ＲＣＫに同期してオアゲート１６
ａからの論理和結果を保持し、保持した信号を次段の遅
延回路に供給する。

【００２８】転送回路１６−３はオアゲートで構成さ
れ、前段の遅延ユニット１６−１を構成する第１乃至第
ｎの遅延回路１６−１１〜１６−１ｎの出力信号の論理
和をとり、論理和結果を後段の遅延ユニット１６−２に
供給する。

【００２９】後段の遅延ユニット１６−２を構成する第
１乃至第ｍの遅延回路１６−２１〜１６−２ｍは、Ｄフ
リップ・フロップから成る。第１の遅延回路１６−２１
は転送回路１６−３の出力信号を保持し、保持した信号
を次段（第２）の遅延回路１６−２２に供給する。第２
乃至第ｍの遅延回路１６−２２〜１６−２ｍは、それぞ
れ前段の遅延回路の出力信号を保持し、保持した信号を
後段の遅延回路に供給する。

【００３０】フィードバック回路１６−４はナンドゲー
トから成り、後段の遅延ユニット１６−２を構成する第
１乃至第ｍの遅延回路１６−２１〜１６−２ｍの出力信
号のナンドをとり、ナンド結果をフィードバックして前
段の遅延ユニット１６−１を構成する第１乃至第ｎの遅
延回路１６−１１〜１６−１ｎに供給する。

【００３１】ここで、前段の遅延ユニット１６−１の段
数ｎと後段の遅延ユニット１６−２の段数ｍとは読み出
しクロック信号ＲＣＫをどの程度遅延させるかによる。
本例の場合、シリアル・パラレル変換回路１５から出力
されるパラレル展開されたフレームパルスが書き込みク
ロック信号ＷＣＫの５クロック周期に相当するパルス幅
をもつので、乗せ換え用タイミングパルスをパラレル展
開されたフレームパルスのほぼ中央の位置にするために
は、読み出しクロック信号ＲＣＫを２クロック周期だけ
遅延させれば良い。したがって、本例ではｎ及びｍの各
々は１である。

【００３２】この時、図２に示すように、パラレル展開
されたフレームパルスの変化点と読み出しクロック信号
ＲＣＫの立上がりの位相に関係がないため、パラレル展
開されたフレームパルスの変化点近傍に読み出しクロッ
ク信号ＲＣＫの立上がりがある場合、作成した乗せ換え
用タイミングパルスが読み出しクロック信号ＲＣＫで１
クロック周期ずれた位相で常時変動する場合が考えられ
る。この変動を吸収するため、本実施例では、後述する
ような、ウインドウパルス発生回路１７とゲート回路１
８とを備えている。

【００３３】ウインドウパルス発生回路１７は、読み出
しカウンタ１４が出力する読み出しカウンタ値をデコー
ドすることから、読み出しカウンタ１４にロードがかか
るパルス位置の前後１ビット広げたウインドウパルスを
発生する回路である。ウインドウパルス発生回路１７
は、デコーダ１７−１と、２個のナンドゲートから構成
されたＳＲフリップ・フロップ１７−２とを有する。

【００３４】ゲート回路１８は、乗せ換え用パルス信号
発生回路１６から出力された乗せ換え用タイミングパル
スの変動吸収を行うためのゲート回路である。すなわ
ち、ゲート回路１８は、乗せ換え用パルス信号発生回路
１６から出力された乗せ換え用タイミングパルスをウイ
ンドウパターン発生回路１７から発生されたウインドウ
パルスでマスクすることにより、ウインドウパルスから
乗せ換え用タイミングパルスがはずれた場合のみ読み出
しカウンタ１４にロードを掛ける。これにより、乗せ換
え用パルス信号発生回路１６から発生しうる乗せ換え用
タイミングパルスの変動でのデータの位相乗せ換えエラ
ーがなくなる。

【００３５】本実施例のデータ位相変換回路を用いる
と、入力データのパラレル展開の度合いは、乗せ換え用
タイミングパルスの変動を見込んだウインドウパルス幅
（３クロック幅）にシリアル・パラレル変換回路のラッ
チタイミングマージン（セットアップ・ホールドタイミ
ングマージン）分を更に前後１クロック幅分とった、
１：５のシリアル・パラレル展開をすれば良く、一意に
決まる。

【００３６】尚、本発明は上述した実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲内で種々
の変更が可能であるのは勿論である。

【００３７】

【発明の効果】以上説明したように本発明のデータ位相
変換回路は、書き込み用フレームパルスを入力データと
同様にシリアル・パラレル展開し、読み出しクロック信
号でリタイミングし、そのほぼ中央の位置に読み出し用
フレームパルスを作成することで、装置構成上、クロッ
ク供給パッケージでのフレームパルス作成回路の規模を
削減すると共に、フレームパルス配分のための信号本数
を削減するという効果を有する。

【００３８】また従来、入力データのパラレル展開の度
合いは、従来のデータ位相変換回路を用いる各装置構成
で、基準クロックからの書き込みクロック位相までのデ
バイスによる変動量と、基準クロックからの読み出しク
ロック位相までのデバイスによる変動量との和から求ま
ったが、本発明の構成を用いることで、パラレル展開の
度合いは、１：５のシリアル・パラレル展開をすれば良
く一意に決まり、回路の汎用性及び設計工数の削減が可
能になるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ位相変換回路の
構成を示すブロック図である。

【図２】図２に示すデータ位相変換回路中の乗せ換え用
パルス信号発生回路のタイミングの詳細を示す図であ
る。

【図３】従来のデータ位相変換回路の構成を示すブロッ
ク図である。

【図４】図３に示すデータ位相変換回路での各部のタイ
ミングチャートである。

【符号の説明】

１１ シリアル・パラレル変換回路 １２ パラレル・シリアル変換回路 １３ 書き込みカウンタ １４ 読み出しカウンタ １５ シリアル・パラレル変換回路 １６ 乗せ換え用パルス信号発生回路 １７ ウインドウパルス発生回路 １８ 乗せ換えタイミング変動吸収回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データをパラレル展開することによ
   りデータ位相乗せ換えを実現するデータ位相変換回路に
   おいて、 外部から供給される書き込み用フレームパルスに同期し
   て、前記入力データと同位相で外部から供給される書き
   込みクロック信号によりカウント動作を行い、書き込み
   カウンタ値を出力する書き込みカウンタと、 前記入力データを、前記書き込みカウンタ値に基づいて
   前記書き込みクロック信号に同期して、パラレルデータ
   にシリアル・パラレル変換するデータ用シリアル・パラ
   レル変換回路と、 読み出し用フレームパルスに同期して、外部から供給さ
   れる読み出しクロック信号によりカウント動作を行い、
   読み出しカウンタ値を出力する読み出しカウンタと、 前記パラレルデータを、前記読み出しカウンタ値に基づ
   いて前記読み出しクロック信号に同期して、出力データ
   にパラレル／シリアル変換するパラレル・シリアル変換
   回路と、 前記書き込み用フレームパルスを前記書き込みクロック
   信号に同期してパラレル展開するフレームパルス用シリ
   アル・パラレル変換回路と、 該フレームパルス用シリアル・パラレル変換回路から出
   力されるパラレル展開されたフレームパルス信号を前記
   読み出しクロック信号に位相乗せ換えし、かつ前記パラ
   レル展開されたフレームパルス信号のパルス位置のほぼ
   中央の位置に前記読み出しクロック信号の１クロック周
   期幅をもつ乗せ換え用パルスを作成する乗せ換え用パル
   ス信号発生回路とを有し、 前記乗せ換え用パルスを前記読み出し用フレームパルス
   として前記読み出しカウンタに供給することを特徴とす
   るデータ位相変換回路。
2. 【請求項２】 入力データをパラレル展開することによ
   りデータ位相乗せ換えを実現するデータ位相変換回路に
   おいて、 外部から供給される書き込み用フレームパルスに同期し
   て、前記入力データと同位相で外部から供給される書き
   込みクロック信号によりカウント動作を行い、書き込み
   カウンタ値を出力する書き込みカウンタと、 前記入力データを、前記書き込みカウンタ値に基づいて
   前記書き込みクロック信号に同期して、パラレルデータ
   にシリアル・パラレル変換するデータ用シリアル・パラ
   レル変換回路と、 読み出し用フレームパルスに同期して、外部から供給さ
   れる読み出しクロック信号によりカウント動作を行い、
   読み出しカウンタ値を出力する読み出しカウンタと、 前記パラレルデータを、前記読み出しカウンタ値に基づ
   いて前記読み出しクロック信号に同期して、出力データ
   にパラレル／シリアル変換するパラレル・シリアル変換
   回路と、 前記書き込み用フレームパルスを前記書き込みクロック
   信号に同期してパラレル展開するフレームパルス用シリ
   アル・パラレル変換回路と、 該フレームパルス用シリアル・パラレル変換回路から出
   力されるパラレル展開されたフレームパルス信号を前記
   読み出しクロック信号に位相乗せ換えし、かつ前記パラ
   レル展開されたフレームパルス信号のパルス位置のほぼ
   中央の位置に前記読み出しクロック信号の１クロック周
   期幅をもつ乗せ換え用パルスを作成する乗せ換え用パル
   ス信号発生回路と、 前記読み出しカウンタ値をデコードすることによりウイ
   ンドウパルスを作成するウインドウパルス発生回路と、 前記乗せ換え用パルスが前記ウインドウパルスからはず
   れた場合に、前記読み出しカウンタへ前記読み出し用フ
   レームパルスを供給する乗せ換えタイミング変動吸収回
   路とを有することを特徴とするデータ位相変換回路。