JPH0712058B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0712058B2 JPH0712058B2 JP60141127A JP14112785A JPH0712058B2 JP H0712058 B2 JPH0712058 B2 JP H0712058B2 JP 60141127 A JP60141127 A JP 60141127A JP 14112785 A JP14112785 A JP 14112785A JP H0712058 B2 JPH0712058 B2 JP H0712058B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置およびその製造方法に関し、特に、
LDD（Lightly Doped Drain）構造を有するトランジスタ
を含むデバイスに適用して好適なものである。
LDD（Lightly Doped Drain）構造を有するトランジスタ
を含むデバイスに適用して好適なものである。
従来、LDD構造を有するトランジスタで構成されるメモ
リデバイスとして第２図に示すものがある。
リデバイスとして第２図に示すものがある。
これはまず、第２図（ａ）に示すように、例えばシリコ
ン窒化膜を用いた選択酸化法（LOCOS法）により、シリ
コン基板１の素子形成領域外のところに熱酸化膜（フィ
ールド酸化膜）２を10000〔Å〕程度に厚く成長させ
る。次に、素子形成領域のシリコン基板１に第１のゲー
ト酸化膜３を100〔Å〕程度成長させる。その後、第１
のゲート電極４となる多結晶シリコンを全面に4000
〔Å〕程度堆積した後、Ｎ型不純物を拡散する。この拡
散の後、写真蝕刻法により第１のゲート電極４を形成
し、さらにこのゲート電極４をマスクに第１のゲート酸
化膜３をエッチング除去する。
ン窒化膜を用いた選択酸化法（LOCOS法）により、シリ
コン基板１の素子形成領域外のところに熱酸化膜（フィ
ールド酸化膜）２を10000〔Å〕程度に厚く成長させ
る。次に、素子形成領域のシリコン基板１に第１のゲー
ト酸化膜３を100〔Å〕程度成長させる。その後、第１
のゲート電極４となる多結晶シリコンを全面に4000
〔Å〕程度堆積した後、Ｎ型不純物を拡散する。この拡
散の後、写真蝕刻法により第１のゲート電極４を形成
し、さらにこのゲート電極４をマスクに第１のゲート酸
化膜３をエッチング除去する。
次に、第２図（ｂ）に示すように、第２のゲート酸化膜
５を250〔Å〕程度形成する。この際第１のゲート電極
４上にも酸化膜5aが形成される。次に、第２のゲート電
極６となる多結晶シリコンを全面に堆積した後、Ｎ型不
純物を拡散し、その後、写真蝕刻法により第２のゲート
電極６を形成する。
５を250〔Å〕程度形成する。この際第１のゲート電極
４上にも酸化膜5aが形成される。次に、第２のゲート電
極６となる多結晶シリコンを全面に堆積した後、Ｎ型不
純物を拡散し、その後、写真蝕刻法により第２のゲート
電極６を形成する。
次に、第２図（ｃ）に示すように、Ｎ型不純物である例
えばリンを１×1013〔cm-2〕程度イオン注入してLDDのN
-拡散層７を形成する。その後、CVD（Chemical Vapour
Deposition）法により酸化シリコン（以下、CVD-SiO2と
呼ぶ）８を全面に4000〔Å〕程度の厚さに堆積する。
えばリンを１×1013〔cm-2〕程度イオン注入してLDDのN
-拡散層７を形成する。その後、CVD（Chemical Vapour
Deposition）法により酸化シリコン（以下、CVD-SiO2と
呼ぶ）８を全面に4000〔Å〕程度の厚さに堆積する。
次に第２図（ｄ）に示すように、RIE（Reactive Ion Et
ching）法によりCVD-SiO2膜８をエッチングし、第２の
ゲート電極６の側壁９に高濃度拡散層を導入するための
CVD-SiO2膜８による残存層８′を形成する。その後、CV
D-SiO2膜８、残存層８′及びゲート電極６をマスクにＮ
型不純物である砒素を５×1015〔cm-2〕程度イオン注入
し、N+拡散層10を形成する。なお、このN+拡散層10及び
上述のN-拡散層７によりソース及びドレインが形成され
ている。
ching）法によりCVD-SiO2膜８をエッチングし、第２の
ゲート電極６の側壁９に高濃度拡散層を導入するための
CVD-SiO2膜８による残存層８′を形成する。その後、CV
D-SiO2膜８、残存層８′及びゲート電極６をマスクにＮ
型不純物である砒素を５×1015〔cm-2〕程度イオン注入
し、N+拡散層10を形成する。なお、このN+拡散層10及び
上述のN-拡散層７によりソース及びドレインが形成され
ている。
最後に、第２図（ｅ）に示されるように再びCVD-SiO2膜
11を全面に堆積した後にコンタクトホール12を形成す
る。さらに、アルミニウムを全面に蒸着してから写真蝕
刻法によりアルミニウム配線13を形成して、メモリデバ
イスを完成する。
11を全面に堆積した後にコンタクトホール12を形成す
る。さらに、アルミニウムを全面に蒸着してから写真蝕
刻法によりアルミニウム配線13を形成して、メモリデバ
イスを完成する。
しかしながら、従来のメモリデバイスは、ゲート電極６
の側壁９にCVD-SiO2膜８による残存層８′を形成するRI
E工程（第２図（ｄ））において、トランジスタのソー
スおよびドレインとなる領域表面がイオン衝突によりダ
メージを受けやすい。このダメージ層は、後の工程にお
いても完全には除去し切れずに残ってしまうので、ダメ
ージ層に起因するリーク電流が生じてしまう。この様な
リーク電流が生じると、ダイナミックメモリのメモリセ
ル部等の電荷が失われ、このため保持特性が劣化すると
いう欠点があった。また、ダイナミックメモリ以外に
も、微少な電流を扱うデバイスではリーク電流はデバイ
スの特性に重要な影響を与え、そのため歩留りも悪くな
っていた。
の側壁９にCVD-SiO2膜８による残存層８′を形成するRI
E工程（第２図（ｄ））において、トランジスタのソー
スおよびドレインとなる領域表面がイオン衝突によりダ
メージを受けやすい。このダメージ層は、後の工程にお
いても完全には除去し切れずに残ってしまうので、ダメ
ージ層に起因するリーク電流が生じてしまう。この様な
リーク電流が生じると、ダイナミックメモリのメモリセ
ル部等の電荷が失われ、このため保持特性が劣化すると
いう欠点があった。また、ダイナミックメモリ以外に
も、微少な電流を扱うデバイスではリーク電流はデバイ
スの特性に重要な影響を与え、そのため歩留りも悪くな
っていた。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、良好な保持特性を有することのできる半導体
装置およびその製造方法を提供することを目的とする。
たもので、良好な保持特性を有することのできる半導体
装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明は周辺回路のようにリ
ーク電流防止が特に必要とされない部分のトランジスタ
群を成すMOSFETは、側壁にマスク層が形成されたゲート
電極と、このゲート電極及びマスク層をマスクにして不
純物をイオン注入し形成された高濃度不純物拡散層とこ
の高濃度不純物層に接し且つゲート電極をマスクにして
不純物をイオン注入し形成された同一導電型の低濃度不
純物拡散層とから成る第１のソース・ドレインとを有
し、メモリセル部やセンスアンプ部のようにリーク電流
防止が必要な部分のトランジスタ群を成すMOSFETは、側
壁にマスク層が形成されていないゲート電極と、このゲ
ート電極をマスクにして不純物をイオン注入し形成され
た低濃度不純物層から成る第２のソース・ドレインとを
有するようにした半導体装置およびその製造方法を提供
するものである。
ーク電流防止が特に必要とされない部分のトランジスタ
群を成すMOSFETは、側壁にマスク層が形成されたゲート
電極と、このゲート電極及びマスク層をマスクにして不
純物をイオン注入し形成された高濃度不純物拡散層とこ
の高濃度不純物層に接し且つゲート電極をマスクにして
不純物をイオン注入し形成された同一導電型の低濃度不
純物拡散層とから成る第１のソース・ドレインとを有
し、メモリセル部やセンスアンプ部のようにリーク電流
防止が必要な部分のトランジスタ群を成すMOSFETは、側
壁にマスク層が形成されていないゲート電極と、このゲ
ート電極をマスクにして不純物をイオン注入し形成され
た低濃度不純物層から成る第２のソース・ドレインとを
有するようにした半導体装置およびその製造方法を提供
するものである。
以下、添付図面の第１図を参照して一実施例に係る半導
体装置およびその製造方法を詳述する。なお、図面の説
明において同一要素には同一の符号を付す。
体装置およびその製造方法を詳述する。なお、図面の説
明において同一要素には同一の符号を付す。
この半導体装置の完成状態は第１図（ｅ）に示すように
なる。すなわち、リーク電流の防止が特に必要とされな
いメモリセル以外の周辺回路部20におけるトランジスタ
（第１のトランジスタ群）は従来装置と同様の構造であ
るが、リーク電流防止が特に必要なメモリセル部30にお
けるトランジスタ（第１のトランジスタ群）は、ソース
及びドレインがN-拡散層７だけで形成されており、かつ
第２のゲート電極６が全面に亘りCVD-SiO2膜８に被覆さ
れている。このような半導体装置は、製造過程において
メモリセル部30に対してはRIE工程を適用していないの
で、メモリセルの保持特性がRIE工程により生ずるダメ
ージ層に基づいて劣化することがない。従って良好な保
持特性を呈し、歩留りを向上させることができる。
なる。すなわち、リーク電流の防止が特に必要とされな
いメモリセル以外の周辺回路部20におけるトランジスタ
（第１のトランジスタ群）は従来装置と同様の構造であ
るが、リーク電流防止が特に必要なメモリセル部30にお
けるトランジスタ（第１のトランジスタ群）は、ソース
及びドレインがN-拡散層７だけで形成されており、かつ
第２のゲート電極６が全面に亘りCVD-SiO2膜８に被覆さ
れている。このような半導体装置は、製造過程において
メモリセル部30に対してはRIE工程を適用していないの
で、メモリセルの保持特性がRIE工程により生ずるダメ
ージ層に基づいて劣化することがない。従って良好な保
持特性を呈し、歩留りを向上させることができる。
このような半導体装置は次のような工程により製造され
る。なお第１図（ａ），（ｂ）に示すように、LDDのN-
拡散層７をイオン注入により形成するまでの各工程は、
第２図に示す従来の半導体装置と同様であるのでその説
明は省略する。
る。なお第１図（ａ），（ｂ）に示すように、LDDのN-
拡散層７をイオン注入により形成するまでの各工程は、
第２図に示す従来の半導体装置と同様であるのでその説
明は省略する。
N-拡散層７を形成した後は、第１図（ｃ）に示すように
CVD-SiO2膜８を全面に堆積する。次に、写真蝕刻法によ
りメモリセル部30だけにレジストパターン14を形成し、
周辺回路部20はCVD-SiO2膜８を露出させたままの状態と
する。
CVD-SiO2膜８を全面に堆積する。次に、写真蝕刻法によ
りメモリセル部30だけにレジストパターン14を形成し、
周辺回路部20はCVD-SiO2膜８を露出させたままの状態と
する。
次に、第１図（ｄ）に示すように、露出しているCVD-Si
O2膜８をRIE法によりエッチングし、周辺回路部20のゲ
ート電極６の側壁９にN+拡散層を形成するための残存層
８′を形成する。次に、レジストパターン14を除去し、
さらにそのＮ型不純物である砒素を５×1015〔cm-2〕程
度イオン注入してN+拡散層10を形成する。従って、周辺
回路部20におけるトランジスタのソース及びドレインは
N-拡散層７及びN+拡散層10より形成される。これに対し
て、メモリセル部30におけるトランジスタのソース及び
ドレインはN-拡散層７だけで形成される。
O2膜８をRIE法によりエッチングし、周辺回路部20のゲ
ート電極６の側壁９にN+拡散層を形成するための残存層
８′を形成する。次に、レジストパターン14を除去し、
さらにそのＮ型不純物である砒素を５×1015〔cm-2〕程
度イオン注入してN+拡散層10を形成する。従って、周辺
回路部20におけるトランジスタのソース及びドレインは
N-拡散層７及びN+拡散層10より形成される。これに対し
て、メモリセル部30におけるトランジスタのソース及び
ドレインはN-拡散層７だけで形成される。
次に、第１図（ｅ）に示すように再びCVD-SiO2膜11を全
面に堆積し、その後コンタクトホール12を形成する。そ
してアルミニウムを蒸着し、写真蝕刻法によりアルミニ
ウム配線13を形成して半導体装置を完成する。
面に堆積し、その後コンタクトホール12を形成する。そ
してアルミニウムを蒸着し、写真蝕刻法によりアルミニ
ウム配線13を形成して半導体装置を完成する。
以上のような半導体装置の製造方法によれば、メモリセ
ル部30をRIEによるダメージを受けていないトランジス
タにより構成できるので、半導体装置に良好な保持特性
を呈させることができる。
ル部30をRIEによるダメージを受けていないトランジス
タにより構成できるので、半導体装置に良好な保持特性
を呈させることができる。
本発明が上記実施例に限定されないことは言うまでもな
い。例えば上記実施例では、メモリセル部30におけるト
ランジスタだけがドレイン及びソースを低濃度不純物を
含む拡散層７で形成したものを示したが、さらにセンス
アンプ回路部のトランジスタについてもドレイン及びソ
ースを低濃度不純物を含む拡散層７で形成するようにし
ても良く、上述と同様の効果を得ることができる。
い。例えば上記実施例では、メモリセル部30におけるト
ランジスタだけがドレイン及びソースを低濃度不純物を
含む拡散層７で形成したものを示したが、さらにセンス
アンプ回路部のトランジスタについてもドレイン及びソ
ースを低濃度不純物を含む拡散層７で形成するようにし
ても良く、上述と同様の効果を得ることができる。
また、ダイナミックメモリ装置（D-RAM）に限られず、
ダイナミックなメモリセルを含む論理デバイスやメモリ
等にも広く応用できる。さらにスタティックなメモリセ
ルを有するデバイスや、インバータを直列に複数段接続
したようなデバイスについても適用できる。言い換えれ
ば、微少な電流により動作しかつ電荷の一定時間の保持
が要求されるような回路部分を含む半導体装置につい
て、広く応用することができる。
ダイナミックなメモリセルを含む論理デバイスやメモリ
等にも広く応用できる。さらにスタティックなメモリセ
ルを有するデバイスや、インバータを直列に複数段接続
したようなデバイスについても適用できる。言い換えれ
ば、微少な電流により動作しかつ電荷の一定時間の保持
が要求されるような回路部分を含む半導体装置につい
て、広く応用することができる。
以上のように本発明によれば、リーク電流防止の望まれ
る回路部分（例えばメモリセル部）のトランジスタ群を
成すMOSFETは、ゲート電極の側壁にはマスク層を形成せ
ずにソース・ドレインを低濃度不純物層だけで構成する
ようにしたので、高濃度不純物を含む拡散層を形成する
ために必要なCVD-SiO2膜の堆積およびRIE法によるエッ
チング工程がメモリセル部には無関係となり、そのため
メモリセル部にはRIEによるダメージ層が形成されず、
従って良好な保持特性を有する半導体装置およびその製
造方法を得ることができる。その結果、歩留りを大幅に
向上させることができる。
る回路部分（例えばメモリセル部）のトランジスタ群を
成すMOSFETは、ゲート電極の側壁にはマスク層を形成せ
ずにソース・ドレインを低濃度不純物層だけで構成する
ようにしたので、高濃度不純物を含む拡散層を形成する
ために必要なCVD-SiO2膜の堆積およびRIE法によるエッ
チング工程がメモリセル部には無関係となり、そのため
メモリセル部にはRIEによるダメージ層が形成されず、
従って良好な保持特性を有する半導体装置およびその製
造方法を得ることができる。その結果、歩留りを大幅に
向上させることができる。
第１図は本発明の一実施例の半導体装置およびその製造
工程を示す断面図、第２図は従来の半導体装置およびそ
の製造工程を示す断面図である。 １……基板、２……フィールド酸化膜、3,5,5a……ゲー
ト酸化膜、4,6……ゲート電極、７……N-拡散層、8,11
……シリコン酸化膜、８′……残存層、９……側壁、10
……N+拡散層、13……アルミニウム配線、14……レジス
トパターン、20……周辺回路部、30……メモリセル部。
工程を示す断面図、第２図は従来の半導体装置およびそ
の製造工程を示す断面図である。 １……基板、２……フィールド酸化膜、3,5,5a……ゲー
ト酸化膜、4,6……ゲート電極、７……N-拡散層、8,11
……シリコン酸化膜、８′……残存層、９……側壁、10
……N+拡散層、13……アルミニウム配線、14……レジス
トパターン、20……周辺回路部、30……メモリセル部。
Claims (5)
- 【請求項１】電荷のリーク防止が特に必要でない第１の
トランジスタ群と、電荷のリーク防止が必要な第２のト
ランジスタ群とを含む半導体装置において、 前記第１のトランジスタ群を成す第１のMOSFETは、側壁
にマスク層が形成されたゲート電極と、このゲート電極
及び前記マスク層をマスクにして不純物をイオン注入し
形成された高濃度不純物拡散層とこの高濃度不純物層に
接し且つ前記ゲート電極をマスクにして不純物をイオン
注入し形成された同一導電型の低濃度不純物拡散層とか
ら成る第１のソース・ドレインとを有し、 前記第２のトランジスタ群を成す第２のMOSFETは、側壁
に前記マスク層が形成されていないゲート電極と、この
ゲート電極をマスクにして不純物をイオン注入し形成さ
れた低濃度不純物層から成る第２のソース・ドレインと
を有することを特徴とする半導体装置。 - 【請求項２】前記第２のトランジスタ群はメモリセル部
を構成する特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記第２のトランジスタ群はセンスアンプ
部を構成する特許請求の範囲第１項記載の半導体装置。 - 【請求項４】電荷のリーク防止が特に必要でない第１の
トランジスタ群と、電荷のリーク防止が必要な第２のト
ランジスタ群とを含む半導体装置の製造方法において、 半導体基板に第１および第２のトランジスタ群を構成す
る各トランジスタのゲート電極を形成する第１の工程
と、前記ゲート電極をマスクにして低濃度不純物拡散層
を形成し、前記第１および第２のトランジスタ群の領域
に第１のマスク層を形成する第２の工程と、前記第２の
トランジスタ群の領域に第２のマスク層を形成する第３
の工程と、前記第２のマスク層をマスクにして前記第１
のマスク層をエッチングし、前記第１のトランジスタ群
を構成する各トランジスタの前記ゲート電極の側壁にの
み第１のマスク層を残存させる第４の工程と、前記ゲー
ト電極とその側壁に残存させられた第１のマスク層およ
び第２のマスク層をマスクにして前記低濃度不純物拡散
層と同一導電型の高濃度不純物拡散層を形成する第５の
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項５】前記第４の工程におけるエッチングはRIE
法によるエッチングである特許請求の範囲第４項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141127A JPH0712058B2 (ja) | 1985-06-27 | 1985-06-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141127A JPH0712058B2 (ja) | 1985-06-27 | 1985-06-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622562A JPS622562A (ja) | 1987-01-08 |
| JPH0712058B2 true JPH0712058B2 (ja) | 1995-02-08 |
Family
ID=15284790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141127A Expired - Fee Related JPH0712058B2 (ja) | 1985-06-27 | 1985-06-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712058B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828432B2 (ja) * | 1986-11-12 | 1996-03-21 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2504527B2 (ja) * | 1988-07-04 | 1996-06-05 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH02122563A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置の製造方法 |
| JPH02163962A (ja) * | 1988-12-17 | 1990-06-25 | Nec Corp | Ｍｏｓ型メモリ集積回路装置 |
| JPH0824169B2 (ja) * | 1989-05-10 | 1996-03-06 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| JP2673385B2 (ja) * | 1989-10-26 | 1997-11-05 | 三菱電機株式会社 | 半導体装置 |
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH10233492A (ja) * | 1996-10-31 | 1998-09-02 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61218165A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体記憶装置及び製造方法 |
-
1985
- 1985-06-27 JP JP60141127A patent/JPH0712058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622562A (ja) | 1987-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |