JPH0712059B2 - 半導体集積回路のラツチアツプ防止回路 - Google Patents

半導体集積回路のラツチアツプ防止回路

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JPH0712059B2
JPH0712059B2 JP61261472A JP26147286A JPH0712059B2 JP H0712059 B2 JPH0712059 B2 JP H0712059B2 JP 61261472 A JP61261472 A JP 61261472A JP 26147286 A JP26147286 A JP 26147286A JP H0712059 B2 JPH0712059 B2 JP H0712059B2
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JP
Japan
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type semiconductor
semiconductor substrate
latch
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semiconductor integrated
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輝生 松葉
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置のラッチアップ防止回路に
関する。
〔従来の技術〕
従来、半導体集積回路装置のラッチアップ防止用の電流
バイパス回路は、Pn接合分離あるいは誘電体分離等を用
い所望の機能を実現するための半導体集積回路と同一の
半導体基板上に構成されていた。
〔発明が解決しようとする問題点〕
上述した従来のラッチアップ防止用の電流バイパス回路
は、Pn接合分離によって構成した場合、構造的にサイリ
スタを構成することになり、入出力端子が半導体集積回
路装置に供給される最高電位以上あるいは最低電位以下
になった時に流れる電流によってラッチアップを起こす
可能性が残る。
また誘電体分離を用いて素子を構成した場合、ラッチア
ップに関しては問題がなくなるが、製造プロセスが複雑
になるため歩留が悪くなるという欠点があった。
〔問題点を解決するための手段〕
本発明のラッチアップ防止回路は、Ｐ型半導体基板およ
び該Ｐ型半導体基板上に構成されたｍ個（ｍ＝1,2…）
のｎ型半導体からなり、前記Ｐ型半導体基板は最低電位
に接続され、ｍ個の前記ｎ型半導体はそれぞれｍ本の入
出力端子に接続されるPn接合ダイオードと、ｎ型半導体
基板および該ｎ型半導体基板上に構成されたｍ個のＰ型
半導体からなり、前記ｎ型半導体基板は最高電位に接続
されｍ個の前記Ｐ型半導体はそれぞれｍ本の前記入出力
端子に接続されるPn接合ダイオードとを有し、前記Ｐ型
半導体基板の前記ｎ型半導体が形成された面と前記ｎ型
半導体基板の前記Ｐ型半導体が形成された面が向かい合
わされ、前記ｎ型半導体と前記Ｐ型半導体が電気的に接
続されていることを特徴とする。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
図は本発明の一実施例の断面図である。
図において、ｎ型半導体基板１内にＰ型半導体２を構成
し、Ｐ型半導体基板３内にｎ型半導体４を構成する。ｎ
型半導体基板１あるいはＰ型半導体基板３内に構成され
た半導体集積回路の外部への信号線は、配線５、配線
６、配線７、ボンディング線８によってＰ型半導体２お
よびｎ型半導体４に３次元構造をもって接続されるとと
もに入出力端子９に接続される。ｎ型半導体基板１は最
高電位に接続され、Ｐ型半導体基板３は最低電位に接続
されパッケージ10に実装される。
入出力端子９に最高電位以上の電圧が印加された場合、
Ｐ型半導体2,n型半導体基板１を通して電流をバイパス
することができる。外部端子９に最低電位以下の電圧が
印加された場合はｎ型半導体,P型半導体基板３を通して
電流をバイパスすることができる。
〔発明の効果〕
以上説明したように本発明は、ラッチアップ防止用の電
流バイパス回路としてＰ型半導体基板、ｎ型半導体基板
にそれぞれPn接合ダイオードを構成することで、バイパ
ス電流は単純なダイオードを通してバイパスされること
となり寄生サイリスタのトリガー電流となることはない
ためラッチアップをおこすことがない半導体集積回路を
実現することができる。
さらにｎ型半導体基板１とＰ型半導体基板３の両方に回
路を集積化することにより集積度を２倍にあげることが
できる。あるいはｎ型半導体基板１とＰ型半導体基板３
のどちらか片方に回路を集積化した場合、他の基板上に
はダイオードだけを構成すればいいから、非常に簡単で
しかも廉価に製作できる効果がある。
【図面の簡単な説明】
図は本発明の一実施例の断面図である。 １……ｎ型半導体基板、２……Ｐ型半導体、３……Ｐ型
半導体基板、４……ｎ型半導体、５……配線、６……配
線、７……配線、８……ボンディング線、９……入出力
端子、10……パッケージ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体集積回路装置において、Ｐ型半導体
    基板および該Ｐ型半導体基板上に構成されたｍ個（ｍ＝
    1,2…）のｎ型半導体からなり、前記Ｐ型半導体基板は
    最低電位に接続され、ｍ個の前記ｎ型半導体はそれぞれ
    ｍ本の入出力端子に接続されるPn接合ダイオードと、ｎ
    型半導体基板および該ｎ型半導体基板上に構成されたｍ
    個のＰ型半導体からなり、前記ｎ型半導体基板は最高電
    位に接続されｍ個の前記Ｐ型半導体はそれぞれｍ本の前
    記入出力端子に接続されるPn接合ダイオードとを有し、
    前記Ｐ型半導体基板の前記ｎ型半導体が形成された面と
    前記ｎ型半導体基板の前記Ｐ型半導体が形成された面が
    向かい合わされ、前記ｎ型半導体と前記Ｐ型半導体が電
    気的に接続されていることを特徴とする半導体集積回路
    のラッチアップ防止回路。
JP61261472A 1986-10-31 1986-10-31 半導体集積回路のラツチアツプ防止回路 Expired - Lifetime JPH0712059B2 (ja)

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* Cited by examiner, † Cited by third party
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JPS5689266U (ja) * 1979-12-13 1981-07-16
JPS6011455U (ja) * 1983-06-30 1985-01-25 シャープ株式会社 半導体装置

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