JPH01171262A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01171262A JPH01171262A JP62331812A JP33181287A JPH01171262A JP H01171262 A JPH01171262 A JP H01171262A JP 62331812 A JP62331812 A JP 62331812A JP 33181287 A JP33181287 A JP 33181287A JP H01171262 A JPH01171262 A JP H01171262A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- region
- type
- diode
- junction diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000001681 protective effect Effects 0.000 abstract 3
- 238000002955 isolation Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にバイポーラ・ト
ランジスタを含み静電破壊及び逆バイアス保護手段を備
えた半導体集積回路に関する。
ランジスタを含み静電破壊及び逆バイアス保護手段を備
えた半導体集積回路に関する。
従来、この種の半導体集積回路において、最高電位パッ
ド（以下■ｃｃパッドと呼ぶ）と他のパッドとの間に静
電破壊対策用保護素子としてＰ−Ｎ接合ダイオードが用
いられているが、このＰ−Ｎ接合ダイオードは、第３図
に示すように、絶縁領域（例えば６−５）で区画された
Ｎ型半導体層（例えば５−５）／Ｊに選択的にＰ型頭域
３を設けた構成になっていて、それぞれのＰ−Ｎ接合ダ
イオードは個別に絶縁領域で区画されていた。
ド（以下■ｃｃパッドと呼ぶ）と他のパッドとの間に静
電破壊対策用保護素子としてＰ−Ｎ接合ダイオードが用
いられているが、このＰ−Ｎ接合ダイオードは、第３図
に示すように、絶縁領域（例えば６−５）で区画された
Ｎ型半導体層（例えば５−５）／Ｊに選択的にＰ型頭域
３を設けた構成になっていて、それぞれのＰ−Ｎ接合ダ
イオードは個別に絶縁領域で区画されていた。
上述した従来の半導体集積回路は、それぞれ個別に絶縁
領域で区画されたＰ−Ｎ接合ダイオードを保護素子とし
て有しているので、チップサイズが大きい、若くは保護
能力が低いという欠点がある。
領域で区画されたＰ−Ｎ接合ダイオードを保護素子とし
て有しているので、チップサイズが大きい、若くは保護
能力が低いという欠点がある。
本発明の半導体集積回路は、第１導電型半導体基板上に
第２導電型半導体層を設けてなるチップにバイポーラ・
トラジスタを含む素子を集積してなり、前記チップの周
辺部に周回して設けられ絶縁領域で区画された第２導電
型の帯状領域と前記帯状領域に選択的に形成された第１
導電型領域とからなるＰ、Ｎ接合ダイオードを保護素子
として備えているというものである。
第２導電型半導体層を設けてなるチップにバイポーラ・
トラジスタを含む素子を集積してなり、前記チップの周
辺部に周回して設けられ絶縁領域で区画された第２導電
型の帯状領域と前記帯状領域に選択的に形成された第１
導電型領域とからなるＰ、Ｎ接合ダイオードを保護素子
として備えているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図及び第２図はそれぞれ本発明の一実施例を示す平
面模式図及び断面図である。
面模式図及び断面図である。
この実施例はＰ型半導体基板８上にＮ型半導体層を設け
てなるチップ４にバイポーラ・トラジスタ（図示せず）
を含む素子を集積してなり、チップ４の周辺部に周回し
て設けられ絶縁領域６（Ｐ＋分離領域）で区画されたＮ
型の帯状領域５と帯状領域５に選択的に形成されたＰ型
領域３−１、・・・とからなるＰ−Ｎ接合ダイオードを
保護素子として備えているというものである。
てなるチップ４にバイポーラ・トラジスタ（図示せず）
を含む素子を集積してなり、チップ４の周辺部に周回し
て設けられ絶縁領域６（Ｐ＋分離領域）で区画されたＮ
型の帯状領域５と帯状領域５に選択的に形成されたＰ型
領域３−１、・・・とからなるＰ−Ｎ接合ダイオードを
保護素子として備えているというものである。
Ｖｃｃパッド１−１はＮ＋型領領域２接続され、パッド
１−２〜１−８はそれぞれＰ型領域３−１〜３−７に接
続されている。各Ｐ−Ｎ接合ダイオードの陰極はＮ型半
導体層５、Ｎ＋＋埋込層９を共有している。Ｐ型領域３
−１〜３−８７及びＮ“型領域２はそれぞれ縦型ＮＰＮ
トランジスタのペース領域及びエミッタ領域と同一工程
で形成できる。
１−２〜１−８はそれぞれＰ型領域３−１〜３−７に接
続されている。各Ｐ−Ｎ接合ダイオードの陰極はＮ型半
導体層５、Ｎ＋＋埋込層９を共有している。Ｐ型領域３
−１〜３−８７及びＮ“型領域２はそれぞれ縦型ＮＰＮ
トランジスタのペース領域及びエミッタ領域と同一工程
で形成できる。
従来例のように、Ｐ−Ｎ接合ダイオードをそれぞれ別々
に絶縁せず、チップ周辺部に周回して帯状領域を設けで
あるので、配線も簡略で済み、スペースを有効に利用で
き、Ｐ型領域３−１〜３−７の面積も大きくとれ保護ダ
イオードとして十分な能力をもたせることができる。
に絶縁せず、チップ周辺部に周回して帯状領域を設けで
あるので、配線も簡略で済み、スペースを有効に利用で
き、Ｐ型領域３−１〜３−７の面積も大きくとれ保護ダ
イオードとして十分な能力をもたせることができる。
以上説明したように本発明はチップの周辺部に周回して
設けた帯状領域を利用してＰ−Ｎ接合ダイオードを設け
ることにより、チップ面積の有効活用が企れ、保護ダイ
オードの機能向上が実現できるという効果がある。
設けた帯状領域を利用してＰ−Ｎ接合ダイオードを設け
ることにより、チップ面積の有効活用が企れ、保護ダイ
オードの機能向上が実現できるという効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す平
面模式図及び断面図、第３図は従来の例を示す平面模式
図である。 １−１・・・ＶＣＣバッド、１−２〜１−８・・・パッ
ド、２・・・Ｎ＋型領領域３−１〜３−７・・・Ｐ型領
域、４・・・チップ、５・・・Ｎ型の帯状領域、５−１
〜５−７・・・Ｎ型半導体層、６．６−５．６−８・・
・絶縁領域、７−１〜７−８・・・配線、８・・・Ｐ型
半導体基板、９・・・Ｎ＋＋埋込層、１０・・・酸化シ
リコン膜。
面模式図及び断面図、第３図は従来の例を示す平面模式
図である。 １−１・・・ＶＣＣバッド、１−２〜１−８・・・パッ
ド、２・・・Ｎ＋型領領域３−１〜３−７・・・Ｐ型領
域、４・・・チップ、５・・・Ｎ型の帯状領域、５−１
〜５−７・・・Ｎ型半導体層、６．６−５．６−８・・
・絶縁領域、７−１〜７−８・・・配線、８・・・Ｐ型
半導体基板、９・・・Ｎ＋＋埋込層、１０・・・酸化シ
リコン膜。
Claims (1)
- 第１導電型半導体基板上に第２導電型半導体層を設け
てなるチップにバイポーラ・トラジスタを含む素子を集
積してなり、前記チップの周辺部に周回して設けられ絶
縁領域で区画された第２導電型の帯状領域と前記帯状領
域に選択的に形成された第１導電型領域とからなるＰ−
Ｎ接合ダイオードを保護素子として備えていることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331812A JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331812A JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171262A true JPH01171262A (ja) | 1989-07-06 |
| JPH0834287B2 JPH0834287B2 (ja) | 1996-03-29 |
Family
ID=18247922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331812A Expired - Fee Related JPH0834287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834287B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434963A (ja) * | 1990-05-30 | 1992-02-05 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JP2004266044A (ja) * | 2003-02-28 | 2004-09-24 | Mitsumi Electric Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310134A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体集積回路装置 |
-
1987
- 1987-12-25 JP JP62331812A patent/JPH0834287B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310134A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212398A (en) * | 1989-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | BiMOS structure having a protective diode |
| JPH0434963A (ja) * | 1990-05-30 | 1992-02-05 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2004266044A (ja) * | 2003-02-28 | 2004-09-24 | Mitsumi Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834287B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |