JPH07120654B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120654B2 JPH07120654B2 JP62200171A JP20017187A JPH07120654B2 JP H07120654 B2 JPH07120654 B2 JP H07120654B2 JP 62200171 A JP62200171 A JP 62200171A JP 20017187 A JP20017187 A JP 20017187A JP H07120654 B2 JPH07120654 B2 JP H07120654B2
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- Japan
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- wiring
- forming
- conductor
- conductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体基板
上にメッキによる導体配線を形成し，これらをホトエッ
チングして多層導体配線を形成する半導体装置の製造方
法に関する。
上にメッキによる導体配線を形成し，これらをホトエッ
チングして多層導体配線を形成する半導体装置の製造方
法に関する。
従来、この種の半導体基板上にメッキによる導体配線を
形成する半導体装置の製造においては、多層の配線間に
Ptのバリヤ層を形成しているものがある。
形成する半導体装置の製造においては、多層の配線間に
Ptのバリヤ層を形成しているものがある。
第３図（ａ）〜（ｄ）はかかる従来の一例を説明するた
めの工程順に示した半導体装置の縦断面図である。
めの工程順に示した半導体装置の縦断面図である。
第３図（ａ）に示すように、まず半導体基板21の上に、
SiO2,PSGまたはSi3N4などの基板表面絶縁膜22を形成
し、この絶縁膜22の上にAl,Al−Cu,Al−Siなどの導体層
23を堆積する。次に、この堆積した導体層23に対しホト
エッチングにより所定の第一の配線パターン23を形成
し、この上に気相成長法により層間絶縁膜24を形成す
る。次に、第一の配線パターン23を後述するたとえばAu
等で形成される第二の配線パターンと配線接続するた
め、ホトエッチングによりスルーホール25を形成する。
次に、第二の配線パターンと第一の配線パターン23との
密着強度を大きくするためTiの導体層26を堆積し、さら
に第二の配線パターンを形成するためのAlの導体層28を
堆積する。次に、このAl導体層28の上に第一のホトレジ
スト膜29を塗布し、第二の配線パターンとなる部分のAl
の導体層28をウエットエッチングにより除去する。
SiO2,PSGまたはSi3N4などの基板表面絶縁膜22を形成
し、この絶縁膜22の上にAl,Al−Cu,Al−Siなどの導体層
23を堆積する。次に、この堆積した導体層23に対しホト
エッチングにより所定の第一の配線パターン23を形成
し、この上に気相成長法により層間絶縁膜24を形成す
る。次に、第一の配線パターン23を後述するたとえばAu
等で形成される第二の配線パターンと配線接続するた
め、ホトエッチングによりスルーホール25を形成する。
次に、第二の配線パターンと第一の配線パターン23との
密着強度を大きくするためTiの導体層26を堆積し、さら
に第二の配線パターンを形成するためのAlの導体層28を
堆積する。次に、このAl導体層28の上に第一のホトレジ
スト膜29を塗布し、第二の配線パターンとなる部分のAl
の導体層28をウエットエッチングにより除去する。
第３図（ｂ）に示すように、Ti導体層26と第一のホトレ
ジスト膜29の上にTiの導体層26との密着の目的で薄いTi
の導体層30を堆積する。さらに第二の配線層となるAuと
第一の配線層23のAlとの反応を防止するため、Ti導体層
30の上にPtのバリヤ層31を堆積する。
ジスト膜29の上にTiの導体層26との密着の目的で薄いTi
の導体層30を堆積する。さらに第二の配線層となるAuと
第一の配線層23のAlとの反応を防止するため、Ti導体層
30の上にPtのバリヤ層31を堆積する。
次に、第３図（ｃ）に示すように、第２の配線パターン
となる部分の下以外のPtのバリヤ層31とTiの導体層30と
を、第一のホトレジスト膜29を有機溶剤にて剥離した
後、粘着テープにて機械的に剥離する。次に露出したAl
導体層28の上に第二のホトレジスト膜32を塗布し、つい
で、Auメッキにより第二の配線パターン33を被着形成す
る。
となる部分の下以外のPtのバリヤ層31とTiの導体層30と
を、第一のホトレジスト膜29を有機溶剤にて剥離した
後、粘着テープにて機械的に剥離する。次に露出したAl
導体層28の上に第二のホトレジスト膜32を塗布し、つい
で、Auメッキにより第二の配線パターン33を被着形成す
る。
最後に、第３図（ｄ）に示すように、第二のホトレジス
ト膜32を有機溶剤にて剥離し、Alの導体層28をウエット
エッチングにより除去する。次に、上に第二層目の配線
パターン33が形成されている部分以外のTiの導体層26を
ホトエッチングにより除去することにより、多層配線が
形成される。
ト膜32を有機溶剤にて剥離し、Alの導体層28をウエット
エッチングにより除去する。次に、上に第二層目の配線
パターン33が形成されている部分以外のTiの導体層26を
ホトエッチングにより除去することにより、多層配線が
形成される。
しかしながら、上述した従来の多層配線形成工程におい
てメッキによる配線形成を行う場合のバリヤ層形成方法
は、メッキ配線パターン部以外のバリヤ層としてのPt膜
を除去するのに粘着テープによる機械的剥離法によって
いるので、Pt膜の剥離残りによる配線ショート不良なら
び半導体素子に機械的ダメージを与える可能性があると
いう欠点がある。
てメッキによる配線形成を行う場合のバリヤ層形成方法
は、メッキ配線パターン部以外のバリヤ層としてのPt膜
を除去するのに粘着テープによる機械的剥離法によって
いるので、Pt膜の剥離残りによる配線ショート不良なら
び半導体素子に機械的ダメージを与える可能性があると
いう欠点がある。
本発明の目的は、バリヤ層の剥離残による配線ショート
不良の防止および半導体素子に対する機械的ダメージの
防止を実現する半導体装置の製造方法を提供することに
ある。
不良の防止および半導体素子に対する機械的ダメージの
防止を実現する半導体装置の製造方法を提供することに
ある。
本発明の半導体装置の製造方法は、半導体基板上に多層
に導体配線を形成する半導体装置の製造方法において、
前記半導体基板上に絶縁膜を形成し，その上にAlもしく
はAlを含んだ金属からなる導体層を堆積させ、ホトエッ
チングにより第一の配線層を形成する工程と、気相成長
法により前記第一の配線層を覆う層間膜を形成する工程
と、ホトエッチングにより前記第一の配線層までのスル
ーホールを形成する工程と、前記スルーホールと前記層
間膜上にTi導体層に堆積する工程と、前記Ti導体層上に
TiNバリヤ層を形成する工程と、前記TiNバリヤ層上にAl
導体層を堆積し，ホトエッチングを行って前記スルーホ
ールおよびその近傍の前記TiNバリヤ層を露出させる工
程と、その露出させた領域にメッキによりAu層からなる
第二の配線層を形成する工程と、前記Al導体層をホトエ
ッチングにより除去する工程と、前記第二の配線層の下
以外の前記TiNバリヤ層をホトエッチングにより除去す
る工程とを含んで構成される。
に導体配線を形成する半導体装置の製造方法において、
前記半導体基板上に絶縁膜を形成し，その上にAlもしく
はAlを含んだ金属からなる導体層を堆積させ、ホトエッ
チングにより第一の配線層を形成する工程と、気相成長
法により前記第一の配線層を覆う層間膜を形成する工程
と、ホトエッチングにより前記第一の配線層までのスル
ーホールを形成する工程と、前記スルーホールと前記層
間膜上にTi導体層に堆積する工程と、前記Ti導体層上に
TiNバリヤ層を形成する工程と、前記TiNバリヤ層上にAl
導体層を堆積し，ホトエッチングを行って前記スルーホ
ールおよびその近傍の前記TiNバリヤ層を露出させる工
程と、その露出させた領域にメッキによりAu層からなる
第二の配線層を形成する工程と、前記Al導体層をホトエ
ッチングにより除去する工程と、前記第二の配線層の下
以外の前記TiNバリヤ層をホトエッチングにより除去す
る工程とを含んで構成される。
すなわち、従来の多層配線形成工程においてメッキによ
る配線形成を行う場合のバリヤ層形成方法が粘着テープ
による機械的剥離による形成に対し、本発明はホトエッ
チング加工により形成するというものである。
る配線形成を行う場合のバリヤ層形成方法が粘着テープ
による機械的剥離による形成に対し、本発明はホトエッ
チング加工により形成するというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｃ）は本発明の第一の実施例を説明す
るための工程順に示した半導体装置の縦断面図である。
るための工程順に示した半導体装置の縦断面図である。
第１図（ａ）に示すように、二層の導体配線を形成する
ための半導体基板１上にSiO2,PSGまたはSi3N4などから
なる絶縁膜２を被覆する。この絶縁膜２の上にAl,Al−C
u,Al−Siなどからなる第一層目配線パターン３を堆積
し、ホトエッチングにより所定のパターンを形成する。
次に、気相成長法によりSiO2，Si3N4などで第一層目配
線パターン３を覆って層間絶縁膜４を形成する。つい
で、第一層目配線パターン３の配線接続のために、ホト
エッチングにより層間絶縁膜４にスルーホール５を形成
する。次に、第一層目配線パターン３と上層配線パター
ンとの密着強度を大きくするため、Tiの導体層６を堆積
する。さらに上層配線のAuと第一層目配線のAlとの反応
を防止するため、Ptと同等のバリヤ性に優れたTiNのバ
リヤ層７をTi導体層６の上に厚さ約1800Å堆積し、つい
でTiNバリヤ層７の上に上層配線パターンを形成するた
めのAlの導体層８を堆積する。次に、Al導体層８の上か
ら第一のホトレジスト膜９を施した後、ウエットエッチ
ングにより第二層目配線パターンとなる部分のAlの導体
層８を除去する。
ための半導体基板１上にSiO2,PSGまたはSi3N4などから
なる絶縁膜２を被覆する。この絶縁膜２の上にAl,Al−C
u,Al−Siなどからなる第一層目配線パターン３を堆積
し、ホトエッチングにより所定のパターンを形成する。
次に、気相成長法によりSiO2，Si3N4などで第一層目配
線パターン３を覆って層間絶縁膜４を形成する。つい
で、第一層目配線パターン３の配線接続のために、ホト
エッチングにより層間絶縁膜４にスルーホール５を形成
する。次に、第一層目配線パターン３と上層配線パター
ンとの密着強度を大きくするため、Tiの導体層６を堆積
する。さらに上層配線のAuと第一層目配線のAlとの反応
を防止するため、Ptと同等のバリヤ性に優れたTiNのバ
リヤ層７をTi導体層６の上に厚さ約1800Å堆積し、つい
でTiNバリヤ層７の上に上層配線パターンを形成するた
めのAlの導体層８を堆積する。次に、Al導体層８の上か
ら第一のホトレジスト膜９を施した後、ウエットエッチ
ングにより第二層目配線パターンとなる部分のAlの導体
層８を除去する。
次に、第１図（ｂ）に示すように、第一のホトレジスト
膜９を有機溶剤にて剥離した後、第二のホトレジスト膜
10を施し、更にAuメッキにより第二層目配線パターン11
を形成する。
膜９を有機溶剤にて剥離した後、第二のホトレジスト膜
10を施し、更にAuメッキにより第二層目配線パターン11
を形成する。
最後に、第１図（ｃ）に示すように、第二のホトレジス
ト膜10を有機溶剤にて剥離し、Alの導体層８をウエット
エッチングにより除去した後、第二層目配線パターン11
が形成された部分以外のTiNのバリヤ層７およびTiの導
体層６をホトエッチングにより除去して多層配線が形成
される。
ト膜10を有機溶剤にて剥離し、Alの導体層８をウエット
エッチングにより除去した後、第二層目配線パターン11
が形成された部分以外のTiNのバリヤ層７およびTiの導
体層６をホトエッチングにより除去して多層配線が形成
される。
このように、上述した第一の実施例によれば、TiNのバ
リヤ層７を機械的に剥離しないで除去することができる
ので、機械的な剥離残りによる配線ショート不良の防止
や半導体素子に対しても機械的ダメージを与えないで下
層配線層を形成することができる。
リヤ層７を機械的に剥離しないで除去することができる
ので、機械的な剥離残りによる配線ショート不良の防止
や半導体素子に対しても機械的ダメージを与えないで下
層配線層を形成することができる。
第２図（ａ）〜（ｃ）は本発明の第二の実施例を説明す
るための工程順に示した半導導装置の縦断面図である。
尚、この実施例では、第二層目配線としてAuバンプパタ
ーンを形成した例である。
るための工程順に示した半導導装置の縦断面図である。
尚、この実施例では、第二層目配線としてAuバンプパタ
ーンを形成した例である。
第２図（ａ）に示すように、本実施例はTiNバリヤ層７
を形成する過程までは前述の第一の実施例と同じであ
り、異なるのは以下の過程にある。すなわちTiNのバリ
ヤ層７の上にAuバンプパターンを形成するためのAlの導
体層８を堆積し、その上に第一のホトレジスト膜９を施
す。次に、ウエットエッチングによりAuバンプパターン
を形成する部分のAlの導体層８を除去する。
を形成する過程までは前述の第一の実施例と同じであ
り、異なるのは以下の過程にある。すなわちTiNのバリ
ヤ層７の上にAuバンプパターンを形成するためのAlの導
体層８を堆積し、その上に第一のホトレジスト膜９を施
す。次に、ウエットエッチングによりAuバンプパターン
を形成する部分のAlの導体層８を除去する。
次に、第２図（ｂ）に示すように、第一のホトレジスト
膜９を有機溶剤にて剥離し、再び第二のホトレジスト膜
10を施す。しかる後、AuメッキによりAuバンプパターン
11aを形成する。
膜９を有機溶剤にて剥離し、再び第二のホトレジスト膜
10を施す。しかる後、AuメッキによりAuバンプパターン
11aを形成する。
最後に、第２図（ｃ）に示すように、第二のホトレジス
ト膜10を有機溶剤にて剥離し、Alの導体層８をウエット
エッチングにより除去した後、Auバンプパターン11aの
部分以外のTiNのバリヤ層７およびTiの導体層６をホト
エッチングにより除去し多層パターンが形成される。こ
のため本実施例のAuバンプパターン11aも前述の第一の
実施例と同じように、機械的工程を経ることなく多層パ
ターンが形成されるので、信頼性よく形成することがで
きる。
ト膜10を有機溶剤にて剥離し、Alの導体層８をウエット
エッチングにより除去した後、Auバンプパターン11aの
部分以外のTiNのバリヤ層７およびTiの導体層６をホト
エッチングにより除去し多層パターンが形成される。こ
のため本実施例のAuバンプパターン11aも前述の第一の
実施例と同じように、機械的工程を経ることなく多層パ
ターンが形成されるので、信頼性よく形成することがで
きる。
以上説明したように、本発明の半導体装置の製造方法
は、Au配線のバリヤ層をTiNバリヤ層で形成することに
よりバリヤ性の維持と、粘着テープによって機械的にバ
リヤ層を剥離するのではなくホトエッチングにより前記
バリヤ層を除去することによる剥離残りからもたらされ
る配線ショート不良の防止とを実現できるとともに、半
導体素子に機械的ダメージを与えずに配線形成を実現で
きる効果がある。
は、Au配線のバリヤ層をTiNバリヤ層で形成することに
よりバリヤ性の維持と、粘着テープによって機械的にバ
リヤ層を剥離するのではなくホトエッチングにより前記
バリヤ層を除去することによる剥離残りからもたらされ
る配線ショート不良の防止とを実現できるとともに、半
導体素子に機械的ダメージを与えずに配線形成を実現で
きる効果がある。
第１図（ａ）〜（ｃ）は本発明の第一の実施例を説明す
るための工程順に示した半導体装置の縦断面図、第２図
（ａ）〜（ｃ）は本発明の第二の実施例を説明するため
の工程順に示した半導体装置の縦断面図、第３図（ａ）
〜（ｄ）は従来の一例を説明するための工程順に示した
半導体装置の縦断面図である。 １……半導体基板、２……基板表面絶縁膜、３……第一
の配線パターン（層）、４……層間絶縁膜、５……スル
ーホール、６……Tiの導体層、７……TiNバリヤ層、８
……Alの導体層、９……第一のホトレジスト膜、10……
第二のホトレジスト膜、11……第二の配線パターン
（層）、11a……Auバンプパターン。
るための工程順に示した半導体装置の縦断面図、第２図
（ａ）〜（ｃ）は本発明の第二の実施例を説明するため
の工程順に示した半導体装置の縦断面図、第３図（ａ）
〜（ｄ）は従来の一例を説明するための工程順に示した
半導体装置の縦断面図である。 １……半導体基板、２……基板表面絶縁膜、３……第一
の配線パターン（層）、４……層間絶縁膜、５……スル
ーホール、６……Tiの導体層、７……TiNバリヤ層、８
……Alの導体層、９……第一のホトレジスト膜、10……
第二のホトレジスト膜、11……第二の配線パターン
（層）、11a……Auバンプパターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9169−4Ｍ ６０４ Ｑ
Claims (1)
- 【請求項１】半導体基板上に多層に導体配線を形成する
半導体装置の製造方法において、前記半導体基板上に絶
縁膜を形成し、その上にAlもしくはAlを含んだ金属から
なる導体層を堆積させ，ホトエッチングにより第一の配
線層を形成する工程と、気相成長法により前記第一の配
線層を覆う層間膜を形成する工程と、ホトエッチングに
より前記第一の配線層までのスルーホールを形成する工
程と、前記スルーホールと前記層間膜上にTi導体層を堆
積する工程と、前記Ti導体層上にTiNバリヤ層を形成す
る工程と、前記TiNバリヤ層上にAl導体層を堆積し，ホ
トエッチングを行って前記スルーホールおよびその近傍
の前記TiNバリヤ層を露出させる工程と、その露出させ
た領域にメッキによりAu層からなる第二の配線層を形成
する工程と、前記Al導体層をホトエッチングにより除去
する工程と、前記第二の配線層の下以外の前記TiNバリ
ヤ層をホトエッチングにより除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200171A JPH07120654B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200171A JPH07120654B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442842A JPS6442842A (en) | 1989-02-15 |
| JPH07120654B2 true JPH07120654B2 (ja) | 1995-12-20 |
Family
ID=16419973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62200171A Expired - Lifetime JPH07120654B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120654B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2779207B2 (ja) * | 1989-06-06 | 1998-07-23 | 富士通株式会社 | 半導体装置の製造方法 |
| JP7398244B2 (ja) * | 2019-10-31 | 2023-12-14 | ローム株式会社 | 蓄熱層の形成方法及びサーマルプリントヘッドの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105653A (en) * | 1980-01-28 | 1981-08-22 | Seiko Instr & Electronics Ltd | Gold bump forming method of semiconductor device |
| JPS58102542A (ja) * | 1981-12-15 | 1983-06-18 | Seiko Instr & Electronics Ltd | バンプ電極の製造方法 |
-
1987
- 1987-08-10 JP JP62200171A patent/JPH07120654B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442842A (en) | 1989-02-15 |
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