JPH07120703B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07120703B2 JPH07120703B2 JP62016961A JP1696187A JPH07120703B2 JP H07120703 B2 JPH07120703 B2 JP H07120703B2 JP 62016961 A JP62016961 A JP 62016961A JP 1696187 A JP1696187 A JP 1696187A JP H07120703 B2 JPH07120703 B2 JP H07120703B2
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- insulating film
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- sio
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- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものである。
従来の技術 半導体MOSトランジスタの素子間分離技術としては、従
来からLOCOS法が一般的に用いられ、最近のサブミクロ
ントランジスタではBOX法（1983年IEDM83−27東芝）が
適用され始めている。
来からLOCOS法が一般的に用いられ、最近のサブミクロ
ントランジスタではBOX法（1983年IEDM83−27東芝）が
適用され始めている。
発明が解決しようとする問題点 LOCOS法を第２図に示す。図に示すように、シリコン基
板１上のパットSiO2,Si3N48をマスクに基板１の一部を
酸化して酸化膜90を形成するとバーズビーク９と呼ばれ
る酸化膜の食い込み部分が形成され、1Aの部分に形成さ
れるトランジスタの実効的なチャネル幅を狭くして第３
図の曲線100に示すように狭チャネル効果という現象を
おこす。このため、２μｍ以下の素子分離には適用でき
にくい。第３図は狭チャネル効果を示すもので、曲線20
0は後述する本発明の方法、300は従来のBOX法の逆チャ
ネル効果を示す。
板１上のパットSiO2,Si3N48をマスクに基板１の一部を
酸化して酸化膜90を形成するとバーズビーク９と呼ばれ
る酸化膜の食い込み部分が形成され、1Aの部分に形成さ
れるトランジスタの実効的なチャネル幅を狭くして第３
図の曲線100に示すように狭チャネル効果という現象を
おこす。このため、２μｍ以下の素子分離には適用でき
にくい。第３図は狭チャネル効果を示すもので、曲線20
0は後述する本発明の方法、300は従来のBOX法の逆チャ
ネル効果を示す。
これに対してBOX法の一例を第４図に示す。基板１上に
酸化膜２とPolySi3を形成し、分離領域となるところをP
olySi3と酸化膜２をマスクにして基板１をドライエッチ
ングする。次にCVDSiO26を堆積し、レジスト７を回転塗
布する。その後レジスト７とCVDSiO26のエッチング速度
が等しくなるエッチング条件でドライエッチングを行な
い平坦化する。最後に素子領域のPolySi3とSiO22を選択
的に除去する。BOX法では、LOCOS法のようなSiO2の素子
領域への食い込みがないため、素子の微細化に適してい
る。しかし、BOX法にも欠点がある。
酸化膜２とPolySi3を形成し、分離領域となるところをP
olySi3と酸化膜２をマスクにして基板１をドライエッチ
ングする。次にCVDSiO26を堆積し、レジスト７を回転塗
布する。その後レジスト７とCVDSiO26のエッチング速度
が等しくなるエッチング条件でドライエッチングを行な
い平坦化する。最後に素子領域のPolySi3とSiO22を選択
的に除去する。BOX法では、LOCOS法のようなSiO2の素子
領域への食い込みがないため、素子の微細化に適してい
る。しかし、BOX法にも欠点がある。
それはコーナー部分（エッジ部）400で電界集中がおこ
ってコーナー部でのしきい値電圧が下がって、コーナー
部で過大電流が流れ、第５図のトランジスタ特性500に
示すhump電流が流れる。なお、600は正常特性である。
このため、LOCOS法とは逆の逆狭チャネル効果がおこ
る。
ってコーナー部でのしきい値電圧が下がって、コーナー
部で過大電流が流れ、第５図のトランジスタ特性500に
示すhump電流が流れる。なお、600は正常特性である。
このため、LOCOS法とは逆の逆狭チャネル効果がおこ
る。
そこで、第４図（ａ）の段階で、第６図に示すような、
ななめイオン注入と熱処理を行ない、コーナー部のしき
い値電圧を上げて、hump電流を抑制する方法がとられて
いる。50は注入領域、51は拡散領域である。しかし、こ
の方法では、もっともhump電流の流れやすいコーナー部
へは、PolySi3およびSiO22が表面にあるため十分な注入
ができない。また、側面から注入しているため、反射の
影響で側面からの注入効率自体も悪い。したがってコー
ナー部で十分に高いしきい値電圧を得るために、注入濃
度を高くする必要がでてくる。すると注入イオンのチャ
ネル部へのしみ出しのため、特性に影響を与えてしま
う。そのため注入量のコントロールが難しい。
ななめイオン注入と熱処理を行ない、コーナー部のしき
い値電圧を上げて、hump電流を抑制する方法がとられて
いる。50は注入領域、51は拡散領域である。しかし、こ
の方法では、もっともhump電流の流れやすいコーナー部
へは、PolySi3およびSiO22が表面にあるため十分な注入
ができない。また、側面から注入しているため、反射の
影響で側面からの注入効率自体も悪い。したがってコー
ナー部で十分に高いしきい値電圧を得るために、注入濃
度を高くする必要がでてくる。すると注入イオンのチャ
ネル部へのしみ出しのため、特性に影響を与えてしま
う。そのため注入量のコントロールが難しい。
そこで第７図に示す傾斜BOXが提案された。このような
コーナー部に傾斜をつけることによってコーナー部での
電界注入を少なくしている。これにより、コーナー部で
のしきい値を下げるためのイオン注入量を減らすことが
できる。したがって注入イオンのチャネル部へのしみ出
しも減少できる。しかしこの場合、たとえば領域1A,1B
にトランジスタがそれぞれ形成されるが、となりのトラ
ンジスタ間の分離耐圧が減少してしまうという欠点があ
る。
コーナー部に傾斜をつけることによってコーナー部での
電界注入を少なくしている。これにより、コーナー部で
のしきい値を下げるためのイオン注入量を減らすことが
できる。したがって注入イオンのチャネル部へのしみ出
しも減少できる。しかしこの場合、たとえば領域1A,1B
にトランジスタがそれぞれ形成されるが、となりのトラ
ンジスタ間の分離耐圧が減少してしまうという欠点があ
る。
問題点を解決するための手段 本発明は上記問題点を解決するために、BOX分離法にお
ける、フィールド領域の半導体をエッチングするマスク
として用いる素子領域上の多層膜のうち半導体に接する
層、もしくは、半導体に接する絶縁膜上の層をサイドエ
ッチングし、フィールド領域に埋め込む絶縁膜を、サイ
ドエッチングされた部分にも形成することにより、素子
領域部のコーナー部にゲート酸化膜より厚い絶縁膜を形
成し、コーナー部電界集中を抑制し、コーナー部のhump
電流を抑制するものである。
ける、フィールド領域の半導体をエッチングするマスク
として用いる素子領域上の多層膜のうち半導体に接する
層、もしくは、半導体に接する絶縁膜上の層をサイドエ
ッチングし、フィールド領域に埋め込む絶縁膜を、サイ
ドエッチングされた部分にも形成することにより、素子
領域部のコーナー部にゲート酸化膜より厚い絶縁膜を形
成し、コーナー部電界集中を抑制し、コーナー部のhump
電流を抑制するものである。
作用 本発明は上記した方法により、素子領域の半導体コーナ
ー部上にゲート酸化膜より厚い絶縁膜を形成できる。し
かも、厚い絶縁膜を形成する部分は、サイドエッチング
を行なった部分である。このサイドエッチングは、多層
膜の選択エッチング時に行なえるので、任意のサイドエ
ッチングが可能である。したがってコーナー部の任意の
幅に厚い絶縁膜を形成できるわけである。
ー部上にゲート酸化膜より厚い絶縁膜を形成できる。し
かも、厚い絶縁膜を形成する部分は、サイドエッチング
を行なった部分である。このサイドエッチングは、多層
膜の選択エッチング時に行なえるので、任意のサイドエ
ッチングが可能である。したがってコーナー部の任意の
幅に厚い絶縁膜を形成できるわけである。
これにより、コーナー部での電界集中を軽減でき、コー
ナー部のしきい値電圧の低下を抑制できる。つまり、hu
mp電流を抑制できる。
ナー部のしきい値電圧の低下を抑制できる。つまり、hu
mp電流を抑制できる。
実 施 例 第１図に本発明の一実施例を示す。
（ａ）で、Si基板１上に20nmのSiO2（熱酸化膜）2,140n
mのPolySi3,500nmのPSG4を形成した後、フィールド領域
のPSG4をドライエッチングし、さらにPolySi3をエッチ
ングする。この時、PolySi3を50nmサイドエッチングす
る条件でエッチングする。下にSiO22があるため、PolyS
i3の選択エッチングができるため、任意のサイドエッチ
ングが可能である。
mのPolySi3,500nmのPSG4を形成した後、フィールド領域
のPSG4をドライエッチングし、さらにPolySi3をエッチ
ングする。この時、PolySi3を50nmサイドエッチングす
る条件でエッチングする。下にSiO22があるため、PolyS
i3の選択エッチングができるため、任意のサイドエッチ
ングが可能である。
（ｂ）図で、PSG4をマスクとして異方性ドライエッチン
グにより、SiO22とSi基板１のフィールド領域となる部
分を500nmエッチングする。異方性ドライエッチングを
使用するので、PSG4とSiO22とSi基板１のエッジが一致
し、PolySi3のエッジのみが50nm後退している。
グにより、SiO22とSi基板１のフィールド領域となる部
分を500nmエッチングする。異方性ドライエッチングを
使用するので、PSG4とSiO22とSi基板１のエッジが一致
し、PolySi3のエッジのみが50nm後退している。
（ｃ）図でPSG4を除去した後、CVDSiO25を堆積する。こ
の工程でコーナー部に厚い絶縁膜15を形成できる。さら
に、レジスト６を塗布して表面を平坦化する。
の工程でコーナー部に厚い絶縁膜15を形成できる。さら
に、レジスト６を塗布して表面を平坦化する。
（ｄ）図で、CVDSiO25とレジストを等速でエッチングす
るドライブエッチング条件で、PolySi3の表面が出るま
でエッチングし、フィールド領域に分離用のSiO2を形成
する。
るドライブエッチング条件で、PolySi3の表面が出るま
でエッチングし、フィールド領域に分離用のSiO2を形成
する。
（ｅ）図で、素子領域上のPolySi3とSiO22を除去する。
これによりSiO25で分離された素子分離構造が形成され
る。
これによりSiO25で分離された素子分離構造が形成され
る。
この後、通常の方法で、基板１の一部の素子形成領域10
にゲート酸化膜，ゲート電極，ソース，ドレイン等を形
成してトランジスタ（図示せず）を作製する。
にゲート酸化膜，ゲート電極，ソース，ドレイン等を形
成してトランジスタ（図示せず）を作製する。
この方法により、素子領域部のコーナー部にゲート酸化
膜より厚い絶縁膜を形成できる。しかも、この厚い絶縁
膜の幅は、サイドエッチング量に対応しており、このサ
イドエッチングは、多層膜の選択エッチング時に行なえ
るので、任意のサイドエッチングが可能である。したが
って、コーナー部の任意の幅に厚い絶縁膜を形成できる
わけである。本発明の断面形状はLOCOS分離に似ている
が、LOCOS分離ではSiO2の食い込みが制御できない点
で、本発明と大きく異なる。
膜より厚い絶縁膜を形成できる。しかも、この厚い絶縁
膜の幅は、サイドエッチング量に対応しており、このサ
イドエッチングは、多層膜の選択エッチング時に行なえ
るので、任意のサイドエッチングが可能である。したが
って、コーナー部の任意の幅に厚い絶縁膜を形成できる
わけである。本発明の断面形状はLOCOS分離に似ている
が、LOCOS分離ではSiO2の食い込みが制御できない点
で、本発明と大きく異なる。
これにより、コーナー部での電界集中を軽減でき、コー
ナー部のしきい値電圧の低下を抑制できる。つまり、hu
mp電流を抑制できる。
ナー部のしきい値電圧の低下を抑制できる。つまり、hu
mp電流を抑制できる。
発明の効果 素子領域部のコーナー部にゲート酸化膜より厚い絶縁膜
を形成するため、コーナー部での電界集中を抑制するこ
とができる。したがって、コーナー部のしきい値電圧の
低下を抑制でき、hump電流を抑制できる。
を形成するため、コーナー部での電界集中を抑制するこ
とができる。したがって、コーナー部のしきい値電圧の
低下を抑制でき、hump電流を抑制できる。
また、コーナー部の厚い絶縁膜領域は、サイドエッチン
グ量できまる。このサイドエッチングは、多層膜の選択
エッチング時に行なえるので、任意のサイドエッチング
が可能である。したがってコーナー部の任意の幅に厚い
絶縁膜を形成できる。このように本発明は、微細な性能
低下のない半導体素子を高密度に形成することがで可能
であり、大規模なLSIの製造に大きく寄与するものであ
る。
グ量できまる。このサイドエッチングは、多層膜の選択
エッチング時に行なえるので、任意のサイドエッチング
が可能である。したがってコーナー部の任意の幅に厚い
絶縁膜を形成できる。このように本発明は、微細な性能
低下のない半導体素子を高密度に形成することがで可能
であり、大規模なLSIの製造に大きく寄与するものであ
る。
第１図は本発明の一実施例のプロセス断面図、第２図は
LOCOS法のプロセス断面図、第３図は各分離法のチャネ
ル幅効果を示す図、第４図は従来BOX法のプロセス断面
図、第５図は従来BOX法のトランジスタ特性図、第６図
はななめイオン注入の様子を示す断面図、第７図は傾斜
BOX法を示す断面図である。 １……Si基板、２……SiO2、３……PolySi、４……PS
G、5,15…CVDSiO2、６……レジスト、10……素子形成領
域。
LOCOS法のプロセス断面図、第３図は各分離法のチャネ
ル幅効果を示す図、第４図は従来BOX法のプロセス断面
図、第５図は従来BOX法のトランジスタ特性図、第６図
はななめイオン注入の様子を示す断面図、第７図は傾斜
BOX法を示す断面図である。 １……Si基板、２……SiO2、３……PolySi、４……PS
G、5,15…CVDSiO2、６……レジスト、10……素子形成領
域。
Claims (1)
- 【請求項１】半導体基板上の素子形成領域上に多層膜を
形成し、前記多層膜をマスクとして前記半導体基板のフ
ィールド領域をエッチングする工程と、前記素子形成領
域上に残された前記多層膜のうち前記半導体基板に接す
る層もしくは前記半導体基板に接する第１の絶縁膜上の
層をサイドエッチングする工程と、前記サイドエッチン
グされた部分と、フィールド領域に第２の絶縁膜を形成
する工程と、前記素子形成領域内の前記前記半導体基板
をエッチングすることなく前記サイドエッチングされた
層の表面が露出するまで前記第２の絶縁膜をエッチング
し、前記素子形成領域内の前記半導体基板の角部の上面
に前記第２の絶縁膜を残す工程と、前記素子形成領域上
に半導体素子を形成する工程とを有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016961A JPH07120703B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016961A JPH07120703B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185043A JPS63185043A (ja) | 1988-07-30 |
| JPH07120703B2 true JPH07120703B2 (ja) | 1995-12-20 |
Family
ID=11930702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016961A Expired - Fee Related JPH07120703B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120703B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1007588A3 (nl) * | 1993-09-23 | 1995-08-16 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven. |
| FR2717307B1 (fr) * | 1994-03-11 | 1996-07-19 | Maryse Paoli | Procede d'isolement de zones actives d'un substrat semi-conducteur par tranchees peu profondes quasi planes, et dispositif correspondant |
| JP2001118920A (ja) * | 1999-10-15 | 2001-04-27 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7119403B2 (en) * | 2003-10-16 | 2006-10-10 | International Business Machines Corporation | High performance strained CMOS devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219759A (ja) * | 1984-04-16 | 1985-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
-
1987
- 1987-01-27 JP JP62016961A patent/JPH07120703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185043A (ja) | 1988-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |