JPH0266939A - 隔離された導体トラックが半導体の表面に設けられた半導体デバイスの製造方法 - Google Patents

隔離された導体トラックが半導体の表面に設けられた半導体デバイスの製造方法

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JPH0266939A
JPH0266939A JP1178182A JP17818289A JPH0266939A JP H0266939 A JPH0266939 A JP H0266939A JP 1178182 A JP1178182 A JP 1178182A JP 17818289 A JP17818289 A JP 17818289A JP H0266939 A JPH0266939 A JP H0266939A
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layer
isolation
semiconductor device
top layer
etching process
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Josef Josquin
ヨゼフ・ジョスクイン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、導電層と第１隔′４層を半導体の表面上に設
け、隔離頂層を有する導体トラックを、該頂層が第１エ
ッチング処理によって前記第１隔離層に形成され次いで
前記頂層でマスクしながら導体トランクが第２エツチン
グ処理により前記導電層に形成されるようにしてこれ等
層に形成し、しかる後、導体トラックに、表面と頂層を
有する導体トランクとが第２隔離層で被覆されるように
して側縁ア・イソレーションを設け、次いで、この第２
隔離層に、核層が表面および頂層より除去される迄第３
エツチング処理を行うようにした半導体デバイスの製造
方法に関するものである。
（従来の技術） 以下に本願明細書で言う異方性エツチング処理とは、エ
ッチされる層が事実上その表面を横切る方向にだけエツ
チングで除去されるエツチング処理を意味するものと理
解され度い。このエッチング処理は、エッチされる層が
その表面と平行にも実質上同じ速度でエツチング除去さ
れる等方性エツチング処理と対称的である。
したがって、隔離された導電トラックは半導体の表面上
に形成される。他の導体トラックが、その上側を頂層で
またその側縁を側縁アイソレーションで隔離されたこの
ような導体トラック上に設けられることができる。導体
トラックは、例えば多結晶珪素またはアルミニウムのよ
うな金属でつくることができ、一方そのアイソレーショ
ン（隔離）は例えば酸化珪素、窒化珪素、酸窒化珪素或
は例えば酸化アルミニウムのような他の隔離材料でつく
ることができる。隔離頂層および側縁アイソレーション
も種々の隔離材料でつくることができる。このような隔
離された導体トラックは例えばゲート電極として半導体
デバイスに用いることができ、この場合ゲート酸化物の
薄い層によって半導体より隔離されるが、半導体内に配
された半導体領域に接続された電極としての用途或は半
導体デバイス内の回路素子を互に接続する導体としての
用途もまた可能である。
冒頭に記載された種類の方法は、隔離された導体トラ・
ンクとしてＭＯＳ　　）ランジスタのゲート電極が形成
された欧州特許願第８１９９９号より知られている。こ
のトランジスタのソースおよびドレーン領域を形成する
半導体領域は、ゲート電極の上方迄延在する金属化部と
接触される。この公知の方法において行われる第１およ
び第２エツチング処理は、導体トラックとその上に配さ
れた頂層が表面に対して実質的に直角な方向に向けられ
た側壁を有するように、導電層と第１分離層を異方性に
エッチする。その結果、側縁アイソレーションは記載さ
れた簡単な方法で設けることができる。
（発明が解決しようとする課題） 前記の公知の方法の欠点は、金属化部が、形成された隔
離された導体上に設けられた時に、隔離された導体とこ
の金属化部との間に漏洩電流或は更には短絡が実際に生
じることがあるということである。
本発明は、隔離された導体上に別の金属化部が設けられ
た時に前記の漏洩電流または短絡が生じることのないよ
うに冒頭記載の方法を改良することをその目的としたも
のである。
（課題を解決するための手段） 本発明は、冒頭に記載した方法を次のようにすることに
よって前記の目的を達成したものである、すなわち、第
２エツチング処理を、少なくとも最初は、頂層がこの場
合事実上侵されず空洞が頂層の下にその縁近くで形成さ
れるように行い、しかる後、第２隔離層を、形成された
空洞が隔離材料で完全溝たされるような厚さに堆積する
ようにしたものである。
本発明は、前記の漏洩電流或は短絡が、形成された隔離
された導体のアイソレーションの、頂層と側縁が互に隣
接する部分で生じるという事実のＦ、４９ａに基いたも
のである。側縁アイソレーションは、頂層が導体トラッ
ク上に配された部分で比較的薄く、これはこれ等の側縁
アイソレーションを形成する方法に固有のものである。
導電層が、少くとも最初は頂層が事実上侵されずに等方
性にエッチされるようにした本発明の方法により、空洞
が頂層の下にその縁近くで形成され、次いでこれ等の空
洞が隔離材料で満たされる。その結果、頂層と導体トラ
ンクが互に隣接する部分の側縁アイソレーションに余分
な厚さが得られる。このため、導体トラックと、そのア
イソレーション上に設けられる全屈化部間の漏洩電流や
短絡の発生が防がれる。
第２エツチング処理は、最初は等方性であるが、後では
、導電層が部分的には等方性にまた部分的には異方性に
エツチング除去されるように異方性に行われるのが好ま
しい。したがって、導体トラックは、マスキング頂層の
幅と事実上等しい幅を表面において有することができる
。若し導電層がその厚さ全体を通じて等方性にエッチさ
れれば、表面における導体トランクの幅は、導体トラン
クのそばの表面に達した後にエツチング処理が続けられ
る時間に強く依存する。このようにエッチング処理を続
けるのは、導体トランク近くの導電材料を確実に取除く
ために実際上必要である。導体トランクの幅のこのよう
な不正確は望ましいものでなく、特に導体トラソクカ＜
ＭＯＳ　　Ｉ−ランジスタのゲート電極として用いられ
る場合にそうである。
勿論前述と同じ理由で必要な本発明による異方性エツチ
ング処理の間、前記の幅は事実上影響されない。本発明
によれば、導電層は、その厚さの２５から７５％の部分
にわたって等方性にエツチング除去されるのが好ましい
。かくして、頂層下方の空洞が導体トラックの望ましい
より良いアイソレーションを得るのに十分に大きいだけ
でなく更に導体トラックがその脚部において十分な厚さ
を有することが達成される。若し導体トランクがこの部
分で薄過ぎれば、幅の喪失は異方性エツチングの間にも
生じ得る。実際上は、両方の要求は、導電層がその厚さ
の約５０％の部分にねたてっ等方性にエッチされると満
足される。
（実施例） 以下に本発明を図面を参照して実施例によって更に詳し
く説明する。
第１図から４図は本発明の方法によって得られる半導体
デバイスの各製造段階における状態を示すもので、出発
材料は、通常の方法でつくられた半導体領域３とフィー
ルド酸化物４と隣接した表面２を有する珪素１の半導体
である。隔離された導体トラック５が前記の表面２上に
形成され、このトラックの上側は頂層６により隔離され
またその側縁は側縁アイソレーション７により隔離され
ている。他の導体トランク８と９が前記の導体トラック
５上に設けられている。この実施例では、導体トラック
５はゲート電極として用いられ、ゲート酸化物１０の薄
い層によって半導体領域３より隔離されている。もっと
も、このような隔離された導体のその他の応用も可能で
ある。例えば、隔離された導体を半導体ｌ内に位置する
半導体領域（図示せず）に接続することもできる。この
ような導体はまた半導体デバイス内の回路素子を相互接
続することもできる。簡単のために図面にはゲート電極
としての用途のみを示す。この実施例においては、隔離
された導体トランク５はＭＯＳ　　Ｉ−ランジスタのゲ
ート電極を構成し、そのソースとドレーンは、半導体領
域３内に形成された半導体領域１１と１２によって構成
される。半導体領域３は、例えば、約１０”ａｔｏｍｓ
／ｃｍ’のドーピング濃度を有するｐ導電形である。ソ
ースおよびドレーン領域１１および１２はこの場合例え
ば５　・１０”ａｔｏｍｓ／ｃｍ’のドーピング濃度を
有するｎ導電形である。
隔離された導体トラック５が表面２上に形成される前に
、半導体領域３には、半導体を酸素含有ガス内で加熱す
ることにより、ゲート酸化物２０の約２０ｎｍの厚さの
層が設けられる。次いで、約０．５μｍ厚の導電層２１
と約０．３μｍ厚の第１隔離層２２が表面２上に設けら
れる。これ等の層は、気相からの堆積（化学気相堆積）
によって通常のようにして設けることができる。導電層
２１は、例えば、多結晶シリコン、金属、金属珪化物ま
たはこれ等の組合せでつくることができる。隔離頂層６
と側縁アイソレーション７は、酸化珪素、窒化珪素、酸
窒化珪素或は例えば酸化アルミニウムのようなその他の
隔離材料でつくることができる。頂層６と側縁アイソレ
ーション７はこの場合同じ材料でつくることができるが
、異なる材料よりつくってもよい。
導電層２１と隔離層２２が設けられてから、フォトレジ
ストマスク２３が通常のようにして設けられる。
隔離頂層６を有する導体トラックはそれから層２１と２
２内に次のようにして形成される、すなわち、フォトレ
ジストマスク２３でマスクしながら第１異方性エツチン
グ処理によって頂層６が第１隔離層２２に形成され、次
いでこの頂層６でマスクしながら第２エツチング処理に
よって導体トランク５が導電層２１内に形成される。こ
の第２エッチング処理の間フォトレジストマスク２３は
そのま＼あってもよいが、該第２エツチング処理の前に
これを除去してもよい。
導体トラック５と隔離層Ｎ６が形成されてから、ＭＯＳ
トランジスタのソースおよびドレーン領域１１および１
２が通常のようにして形成される。これ等の領域１１お
よび１２は、例えば、熱処理を伴うイオン打込みによっ
て形成される。
次いで導体トラック５には次のようにして側縁アイソレ
ーション７が設けられる、すなわち、表面２とその頂層
６を有する導体トラック５とが、通常のように低圧で気
相から堆積（低圧化学気相堆積）された例えば酸化珪素
の０．２５μｍ厚の第２隔離層２４によって被覆される
。この隔離層２４は、酸窒化珪素、窒化珪素のようなそ
の他の材料または酸化アルミニウムよりつくられること
もできる。
この第２隔離層２４は次いで、該隔離層が表面２および
頂Ｎ６より除去される迄第３の異方性エツチング処理を
受ける。この時残されたこの層の部分は側縁アイソレー
ション７を形成する。
次いで、ＭＯＳ　　Ｉ−ランジスタのソースおよびドレ
ーン領域１１および１２の接触のための金属化部８が通
常のようにして設けられる。この金属化部は、アルミニ
ウム、多結晶珪素或はまた金属珪化物でつくることがで
きる。導体トラック５は上側を頂層６によりまた側縁を
側縁アイソレーション７により隔離されているので、金
属化部８は部分的に導体トラックと重なることができる
。
本発明によれば、頂Ｎ６でマスクしながら導電層２１を
かたどる第２エツチング処理は、少なくとも最初は該導
電層２１が等方性にエンチされるように行われ、一方頂
層はこの場合実際上侵されない。
その際空洞３１が頂層６の下方にその縁３０近くで形成
される。第２隔離層２４が、第４図に示すように、形成
された空洞３１が隔離材料で完全に満たされるように成
る厚さに堆積される。側縁アイソレーション７が形成さ
れる第３の異方性エツチングの後、この側縁アイソレー
ション７は、頂層６と導体トランク５が互に隣接する部
分では、空洞３１中に存する隔離材料により形成された
余分の厚さを有する。その結果、導体トランク５と金属
化部８間の短絡の発生が防がれる。
第５図および第６図に示すように、頂層６でマスクしな
がら導体トラック５を形成する第２エツチング処理は、
最初は等方性に行われるが（第５図）、後では、導電層
２１が、符号４０で示した部分に対しては等方性にまた
符号４１で示した部分に対しては異方性にエツチングで
除去されるように異方性に行われる（第６図）のが好ま
しい。若し層２１がその厚さにわたって等方性にエッチ
ングで除去されるとすれば、側壁アイソレーション７は
、頂層６と導体トラック５が互に隣接する部分において
余分に厚くなるであろう。けれども、前記の方法によれ
は、符号４２で示した導体トラック５の幅は、隔離材料
を表面２および頂層６より確実に除くために続けられる
べきエッチング処理時間と実際上無関係とすることもで
きる。等方性エッチング処理の間、導体トラック５の脚
部の幅はエッチング処理の前記の付加的な継続に強く依
存する。
本発明では、導電層２１はその厚さの２５から７５％の
部分にわたって等方性にエツチングで除去されるのが好
ましい。かくして、頂層６下方の空洞３１が導体トラッ
クの望ましいより良いアイソレーションを得るのに十分
に大きいだけでなく更に導体トラック５がその脚部３に
おいて十分な厚さ４１を存することが達成される。若し
等方性エツチング処理が過度に長時間続けられると、そ
の場合幅の喪失も生じ得るような僅かな量の隔離材料が
異方性処理の間に残される。実際上は、両方の要求は、
導電層２１がその厚さの約５０％の部分にわたって等方
性にエッチされると満足される。
空洞３１が第２隔離層２４の堆積の間に十分に満たされ
また側縁アイソレーション７が滑らかな表面１３を有す
ることを確実にするために、本発明によれば、第２隔離
層は、等方性にエツチングで除去される導電層２１の厚
さの部分４０と事実上等しい厚さに堆積される。
前述した多結晶珪素の導電層２１の等方性エツチング処
理は、例えば、テトラフルオロメタン（ＣＦ、）と酸素
のガス混合物内に発生されたエツチングプラズマ中で行
うことができる。多結晶珪素２１の残りの層の続く異方
性エッチング処理は、例えば、先づ２０〜３０秒の間テ
トラクロロメタン（ＣＣＩ！、４）と塩素より成るガス
混合物内に発生されたエツチングプラズマ中でエッチし
、次いで２〜３分の間、多結晶珪素が表面２より除去さ
れる迄、塩素を含有するガス混合物内に発生されたエツ
チングプラズマ中でエッチするこにより行うことができ
る。
本発明の要旨を逸脱しない範囲において更に種々の変形
が可能であることは当業者には明らかであろう。例えば
、導体トラック８と９に、導体トラック５と同様に隔離
頂層と側縁アイソレーションを設けることができる。導
体トラック５と同種の導体トラックを、例えば、第１図
に示した半導体デバイスを被覆する隔離層上に用いるこ
ともできる。
【図面の簡単な説明】
第１図から第４図は本発明の各製造段階における半導体
デバイスの状態を示す略断面図、第５図と第６図は本発
明の好ましい実施例の各製造段階における半導体デバイ
スの略断面図である。 ■・・・半導体　　　　　　２・・・半導体の表面３、
１１１２・・・半導体領域 ４・・・フィールド酸化物　５・・・導体トラック６・
・・頂層 ７・・・側縁アイソレーション ８．９・・・金属化部　　　１０．２０・・・ゲート酸
化物層２１・・・導電層　　　　　　２２・・・第１隔
離層２３・・・フォトレジストマスク ２４・・・第２隔離層 」 ＦｌＯ，１ Ｆ　Ｉ　Ｇ、　２

Claims (1)

  1. 【特許請求の範囲】 １、導電層と第１隔離層を半導体の表面上に設け、隔離
    頂層を有する導体トラックを、該頂層が第１エッチング
    処理によって前記第１隔離層に形成され次いで前記頂層
    でマスクしながら導体トラックが第２エッチング処理に
    より前記導電層に形成されるようにしてこれ等層に形成
    し、しかる後、導体トラックに、表面と頂層を有する導
    体トラックとが第２隔離層で被覆されるようにして側縁
    アイソレーションを設け、次いで、この第２隔離層に、
    該層が表面および頂層より除去される迄第３エッチング
    処理を行うようにした半導体デバイスの製造方法におい
    て、第２エッチング処理を、少なくとも最初は、頂層が
    この場合事実上侵されず空洞が頂層の下にその縁近くで
    形成されるように行い、しかる後、第２隔離層を、形成
    された空洞が隔離材料で完全に満たされるような厚さに
    堆積することを特徴とする半導体デバイスの製造方法。 ２、第２エッチング処理は、最初は等方性であるが、後
    では、導電層が部分的には等方性にまた部分的には異方
    性にエッチング除去されるように異方性に行われる請求
    項１記載の半導体デバイスの製造方法。 ３、導電層は、その厚さの２５から７５％の部分にわた
    って等方性にエッチング除去される請求項２記載の半導
    体デバイスの製造方法。 ４、導電層は、その厚さの５０％の部分にわたって等方
    性にエッチング除去される請求項３記載の半導体デバイ
    スの製造方法。 ５、第２隔離層は、等方性にエッチング除去される導電
    層の厚さの部分と実質的に等しい厚さに堆積される請求
    項２乃至４の何れか１項記載の半導体デバイスの製造方
    法。
JP1178182A 1988-07-13 1989-07-12 隔離された導体トラックが半導体の表面に設けられた半導体デバイスの製造方法 Pending JPH0266939A (ja)

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