JPH0322695B2 - - Google Patents

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JPH0322695B2
JPH0322695B2 JP57144491A JP14449182A JPH0322695B2 JP H0322695 B2 JPH0322695 B2 JP H0322695B2 JP 57144491 A JP57144491 A JP 57144491A JP 14449182 A JP14449182 A JP 14449182A JP H0322695 B2 JPH0322695 B2 JP H0322695B2
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JP
Japan
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gate electrode
source
mask
drain
polycrystalline silicon
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Masanori Sakata
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NEC Corp
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Nippon Electric Co Ltd
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は、ゲート電極をマスクとしてイオン注
入を行なうことによりソース・ドレイン領域を効
果的に形成してなる電界効果トランジスタを含む
半導体装置の製造方法に関する。
第１図は従来の電界効果トランジスタの断面図
である。図において、ゲート電極１の形状は半導
体基板１０の側に接する面の巾W1がその反対側
の面、すなわち上面の巾W2と同じか、又はW1＞
W2となつている。以後この形状を台形型ゲート
と称する。この台形のゲート電極１では、ソー
ス・ドレイン３とのオーバーラツプが避けられず
ゲート電極１とソース・ドレイン３とのカツプリ
ング容量がふえる結果となつていた。
従来、このようなカツプリング容量を減ずるた
めに、ソース・ドレインの拡散層押込み深さを出
来るだけ小さくすることによつて横方向への拡が
りを小さくする方法が取られていたが、それでも
ソース・ドレイン拡散層の押込み分だけのオーバ
ーラツプが生じる事、又、押し込みを小さくする
事でソース・ドレイン領域の角の部分の曲りが急
になつて、ソース・ドレイン領域と基板間の電気
的耐圧が下る事等の欠点を有していた。
この従来の方法の欠点を補なう方法として、第
２図に示すように、あらかじめ形成されたゲート
酸化膜２を有する半導体基板１０の上に一様にゲ
ート電極層を形成し、さらにその上に形成したフ
オトレジストまたはシリコン酸化膜のパターンニ
ングでマスク４を形成し、マスク４を用いてゲー
ト電極１を形成した。この時ゲート電極１のアン
ダーカツト量Ｃを、ソース・ドレインの拡散層領
域が横方向に押し込まれるであろう深さＤよりや
や小さくする。しかる後、マスク４をマスクにし
てソース・ドレイン形成の為のイオン注入を行
う。この場合、イオン注入はマスク４の巾で注入
されるので、マスク４の巾をあらかじめゲート電
極の下面の巾W1より大きくしておく事ができる
ため、第２図に示すようなトランジスタを形成す
る事ができ、ゲート電極１とソースドレイン３の
オーバーラツプを少なくできカツプリング容量が
減る事になる。
しかし、この方法においても、一般にソース・
ドレイン形成のイオン注入がハイドーズ・高エネ
ルギーの為、マスク４のフオトレジストを使用し
た時はフオトレジスト剥離の困難性、SiO2を使
用した時はかなり厚いSiO2をマスクにしなけれ
ばならず、マスク４の形成の困難性、その他製造
工程の複雑化等がふえるという欠点があつた。
本発明の目的は、前述のような製造上の困難を
なくし、かつ、カツプリング容量の少ない電界効
果トランジスタを含む半導体装置の製造方法を提
供するにある。
本発明による半導体装置はゲート電極及びイオ
ン注入により形成されたソース・ドレイン領域を
有する電界効果トランジスタを含んでおり、前記
ゲート電極が多結晶シリコン（ポリシリコン）で
形成され、かつ、電極の厚みのある部分にわずか
のSiO2を含んだ数100Åのポリシリ層を有する。
本発明のゲート電極を用い、ゲート電極のエツ
チング形成時に、SiO2を含んだポリシリの層は
ほとんどアンダーカツトされないため、前記ゲー
ト電極の半導体基板側に接する面のソース・ドレ
イン間方向巾が、前記SiO2を含んだポリシリ層
の巾より小になる。ゲート電極の半導体基板側に
面するソース・ドレイン間方向巾と、SiO2を含
んだポリシリ層巾と差がソーシ・ドレイン拡散層
深さの２倍以下であり、かつソース側およびドレ
イン側に等分の差を生じている。
以下本発明の実施例を第３図を用いて説明す
る。まずゲート酸化膜２を有する半導体基板１０
上に、厚みのほぼ中央付近に、わずかのSiO2を
含んだ数100Åの多結晶シリコン層１ａを有する
ゲート電極膜を、多結晶シリコン膜にて全面に形
成する。この時のSiO2を含む多結晶シリコン層
１ａの形成は、多結晶シリコン膜（ポリシリ膜）
成長時に、微量のO2を途中でリークさせる事に
なる。リークさせる時間の長さで層１ａの厚み
を、リークされる時間位置で層１ａのポリシリ層
１の中での位置を、リークO2濃度で層１ａ中の
SiO2の量を決定できる。次に、多結晶シリコン
膜上にゲート電極エツチング時のマスク４を形成
する。通常マスク４はフオトレジスト使用する場
合が多い。本例においてもフオトレジストとす
る。次にマスク４をマスクとして、ゲート電極膜
をエツチングしゲート電極１を形成する。この
時、多結晶シリコンがわずかにアンダーカツトさ
れるような条件にてエツチングを行うと、SiO2
を含んだ多結晶がポリシリ層１ａは極端にアンダ
ーカツトが起きにくいため、層１ａを除いたゲー
ト電極１のみがアンダーカツトされる事になる。
このようなゲート電極を用いれば、ゲート電極中
の層１ａのSiO2量及び層１ａの厚さを自由にコ
ントロールできる事、及びSiO2を含んだ多結晶
シリコンと含まない純すいな多結晶シリコン膜と
のエツチレート差が非常に大きいため、比較的容
易にかつ安定に第３図の様な構造を作る事ができ
る。即ち、ゲート電極の半導体基板に接する面の
ソース・ドレイン間方向巾W1が、ゲート電極中
の層１ａの巾W3より小さくなる。又そのアンダ
ーカツト量Ｃが後工程で形成されるソース・ドレ
イン拡散層の横方向押し込み量Ｄよりやや小さく
なるようにしておく。以後このようなゲートを逆
台形ゲートとする。しかる後、マスク４を除去
し、ゲート電極１をマスクにイオン注入を行い、
ソース・ドレインの形成を行えば第３図に示すよ
うな、オーバーラツプの少ない。即ちゲート電極
とソース・ドレイン３のカツプリング容量の小さ
いゲート電極を有する半導体装置となる。
上述の様に、本発明のSiO2を含んだ多結晶ポ
リシリ層を有する多結晶ポリシリゲート電極を用
いれば、容易にかつ安定に逆台形ゲートを、その
アンダーカツト量Ｃが、ソース・ドレインが押し
込まれるであろう量Ｄよりやや小さくなるように
形成できる。しかる後、イオン注入によりソー
ス・ドレイン３を形成すれば、従来の方法のよう
な欠点もなく、かつゲート電極とソース・ドレイ
ン３のカツプリング容量の小さい、即ち動作スピ
ードが早い電界効果トランジスタを作る事が可能
である。第３図を用いた説明では、ゲート電極１
の中の層１ａの位置をほぼ中央としたが、巾W1
と巾Ｄが確実にできるような位置であれいづれで
も良い。又厚みを数百Åとしたが、数1000Å程度
でも良い。第３図の層１ａの近傍もある程度の濃
度こう配をもつたSiO2分布となるため、アンダ
ーカツトも図の様になるのは当然である。
マスク４にフオトレジストを用いたが、ゲート
電極１のエツチング形成に耐え得るものであれば
何でも良い。又本発明のような逆台形ゲートは、
台形ゲートに較べ、ゲート電極段階の形状がオー
バーハングになり易いため、逆台形ゲート上を横
切る金属配線の断線不良を発生させ易いと言われ
ていたが、逆台形ゲート上に、P.S.G.を成長しガ
ラスフローを行い、段部の平滑化を行つた所、台
形ゲートの段部と何ら異なる所なくゲート電極上
に金属配線を形成することができた。
以上のように、本発明によれば、容易に逆台形
ゲートが形成でき、カツプリング容量の小さい、
即ちハイスピード動作の電界効果トランジスタを
具えた半導体装置が得られる。
【図面の簡単な説明】
第１図および第２図はそれぞれ従来の半導体装
置の概略断面図、第３図は本発明の一実施例の概
略断面図である。 １……ゲート電極、１ａ……SiO2を含んだ多
結晶シリコン層、２……ゲート絶縁膜、３……ソ
ース・ドレイン領域、４……ゲート電極エツチン
グマスク、１０……基板。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に、SiO2を含んだ多結晶シリ
    コン層とこれを中にはさんだ上下の多結晶シリコ
    ン層とを有しかつ該半導体基板側の該下の多結晶
    シリコン層は該SiO2を含んだ多結晶シリコン層
    よりもアンダーカツトの状態となつているゲート
    電極を形成し、しかる後に、前記ゲート電極をマ
    スクとして前記半導体基板にソース・ドレイン領
    域形成のためのイオン注入を行い、半導体装置の
    完成時に該ソース・ドレイン領域端が該半導体基
    板表面側の該ゲート電極の端とがほぼ整合するよ
    うにしたことを特徴とする半導体装置の製造方
    法。
JP57144491A 1982-08-19 1982-08-19 半導体装置の製造方法 Granted JPS5933880A (ja)

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JP57144491A JPS5933880A (ja) 1982-08-19 1982-08-19 半導体装置の製造方法
US06/523,656 US4558338A (en) 1982-08-19 1983-08-15 Insulated gate type field effect transistor having a silicon gate electrode
EP83108133A EP0101608B1 (en) 1982-08-19 1983-08-17 Insulated gate type field effect transistor having a silicon gate electrode
DE8383108133T DE3381811D1 (de) 1982-08-19 1983-08-17 Feldeffekttransistor mit isoliertem gate mit einem gate aus silizium.

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JPS5933880A JPS5933880A (ja) 1984-02-23
JPH0322695B2 true JPH0322695B2 (ja) 1991-03-27

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ID=15363564

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EP0101608A2 (en) 1984-02-29
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