JPH07120723B2 - 半導体不揮発性メモリデバイス - Google Patents
半導体不揮発性メモリデバイスInfo
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- JPH07120723B2 JPH07120723B2 JP1123996A JP12399689A JPH07120723B2 JP H07120723 B2 JPH07120723 B2 JP H07120723B2 JP 1123996 A JP1123996 A JP 1123996A JP 12399689 A JP12399689 A JP 12399689A JP H07120723 B2 JPH07120723 B2 JP H07120723B2
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体不揮発性メモリデバイスに関するもので
ある。
ある。
従来の技術 近年、半導体メモリデバイスの集積度は飛躍的に向上し
ており、集積度の向上にともないその利用分野も拡大し
てきている。その中にあって、電気的書き換え可能な半
導体不揮発性メモリデバイスは、その集積度の低さか
ら、その応用分野がDipスイッチなどとの置き換えや小
容量のデータ記憶に限られていた。
ており、集積度の向上にともないその利用分野も拡大し
てきている。その中にあって、電気的書き換え可能な半
導体不揮発性メモリデバイスは、その集積度の低さか
ら、その応用分野がDipスイッチなどとの置き換えや小
容量のデータ記憶に限られていた。
ここでは半導体不揮発性メモリデバイスの中で良く知ら
れているMNOS（Metal-Nitride-Oxide-Semiconductor）
型半導体不揮発性メモリデバイスについて説明する。
れているMNOS（Metal-Nitride-Oxide-Semiconductor）
型半導体不揮発性メモリデバイスについて説明する。
MNOSのトランジスタは、ゲート下の絶縁膜として、半導
体基板側に設けた20Å程度の厚さの極薄酸化膜とその表
面に設けた数100Åのシリコンナイトライド（Si3N4）膜
を用いたものであり、ゲートとゲート直下の部分との間
に高電界を印加し、トンネル電流によってシリコンナイ
トライド膜中のトラップにホールまたは電子を蓄積する
ことにより、MNOSトランジスタの閾値電圧を変化させ、
情報を記憶するものである。
体基板側に設けた20Å程度の厚さの極薄酸化膜とその表
面に設けた数100Åのシリコンナイトライド（Si3N4）膜
を用いたものであり、ゲートとゲート直下の部分との間
に高電界を印加し、トンネル電流によってシリコンナイ
トライド膜中のトラップにホールまたは電子を蓄積する
ことにより、MNOSトランジスタの閾値電圧を変化させ、
情報を記憶するものである。
このようなMNOSトランジスタを用いた半導体不揮発性メ
モリデバイスの従来例を第13図に基づいて説明する。第
13図は、１トランジスタ・トリゲート型のＮ型MNOS半導
体不揮発性メモリデバイスのメモリセルブロックの断面
図である（特公昭57-29861号公報参照）。
モリデバイスの従来例を第13図に基づいて説明する。第
13図は、１トランジスタ・トリゲート型のＮ型MNOS半導
体不揮発性メモリデバイスのメモリセルブロックの断面
図である（特公昭57-29861号公報参照）。
Ｐ型のシリコン基板１の表面領域にN+の拡散ソース線２
（ソース領域）とN+の拡散ドレイン３（ドレイン領域）
が形成され、これら拡散ソース線２と拡散ドレイン３に
隣接するシリコン基板１の表面上には、酸化膜4,4′が
形成され、各酸化膜4,4′の表面上に分離ゲート５およ
び選択ゲート６がそれぞれ形成されている。分離ゲート
５と選択ゲート６の表面上およびこれらのゲート5,6間
のシリコン基板１の表面上には、20Å程度の厚さの極薄
酸化膜７が形成されている。さらに極薄酸化膜７の表面
上に数100Å程度の厚さのシリコンナイトライド（Si
3N4）膜８が形成され、シリコンナイトライド膜８の表
面上にはMNOSゲート９が形成されている。シリコン基板
１の表面全域は絶縁膜10で覆われており、その表面にパ
ターニングされたアルミニウムのビット線11が形成され
ている。ビット線11の一部は絶縁膜10を貫通して拡散ド
レイン３に接触している。
（ソース領域）とN+の拡散ドレイン３（ドレイン領域）
が形成され、これら拡散ソース線２と拡散ドレイン３に
隣接するシリコン基板１の表面上には、酸化膜4,4′が
形成され、各酸化膜4,4′の表面上に分離ゲート５およ
び選択ゲート６がそれぞれ形成されている。分離ゲート
５と選択ゲート６の表面上およびこれらのゲート5,6間
のシリコン基板１の表面上には、20Å程度の厚さの極薄
酸化膜７が形成されている。さらに極薄酸化膜７の表面
上に数100Å程度の厚さのシリコンナイトライド（Si
3N4）膜８が形成され、シリコンナイトライド膜８の表
面上にはMNOSゲート９が形成されている。シリコン基板
１の表面全域は絶縁膜10で覆われており、その表面にパ
ターニングされたアルミニウムのビット線11が形成され
ている。ビット線11の一部は絶縁膜10を貫通して拡散ド
レイン３に接触している。
上記構成において、情報を記憶するのはMNOSゲート９の
部分であり、分離ゲート５は、書き込み禁止状態におい
て拡散ドレイン３に印加される高電圧がMNOSゲート９と
選択ゲート６のゲート状態によらず拡散ソース線２に流
れ込むことがないように制御している。
部分であり、分離ゲート５は、書き込み禁止状態におい
て拡散ドレイン３に印加される高電圧がMNOSゲート９と
選択ゲート６のゲート状態によらず拡散ソース線２に流
れ込むことがないように制御している。
発明が解決しようとする課題 ところが、このような従来の半導体不揮発性メモリデバ
イスの構成では、１つのメモリセルブロックに１つのMN
OSゲート９、すなわち１つのデータ蓄積部しかもたない
ため、１つのデータ蓄積部に対して選択ゲート６、分離
ゲート５という情報を蓄積しない２つのゲートが必要と
なり、情報集積からみた集積度を上げることが非常に困
難であった。
イスの構成では、１つのメモリセルブロックに１つのMN
OSゲート９、すなわち１つのデータ蓄積部しかもたない
ため、１つのデータ蓄積部に対して選択ゲート６、分離
ゲート５という情報を蓄積しない２つのゲートが必要と
なり、情報集積からみた集積度を上げることが非常に困
難であった。
本発明は上記問題を解決するものであり、情報集積から
みた集積度を上げることのできる半導体不揮発性メモリ
デバイスを提供することを第１の目的とするものであ
る。云い換えれば、本発明は、これまでと同じデザイン
ルールを用いて、より大容量の半導体不揮発性メモリデ
バイスを実現することを目的とするものである。
みた集積度を上げることのできる半導体不揮発性メモリ
デバイスを提供することを第１の目的とするものであ
る。云い換えれば、本発明は、これまでと同じデザイン
ルールを用いて、より大容量の半導体不揮発性メモリデ
バイスを実現することを目的とするものである。
さらに本発明の第２の目的は、複数のデータ蓄積部に対
して、データを誤りなく書き込むことができる半導体不
揮発性メモリデバイスを提供することにある。
して、データを誤りなく書き込むことができる半導体不
揮発性メモリデバイスを提供することにある。
課題を解決するための手段 上記問題を解決するため本発明は、一導電型の半導体基
板に形成された逆導電型のソース領域およびドレイン領
域と、前記ソース領域および前記ドレイン領域間の前記
半導体基板表面に直列接続して形成された複数のデータ
蓄積部と、前記ソース領域と一端のデータ蓄積部の間に
形成された分離ゲートと、前記ドレイン領域と他端のデ
ータ蓄積部の間に形成された選択ゲートとからなるメモ
リセルブロックをマトリクス状に複数配置し、行方向に
並んだ前記複数のメモリセルブロックの前記ドレイン領
域を共通にビット線で接続し、列方向に並んだ前記複数
のメモリセルブロックの前記各分離ゲート、前記各デー
タ蓄積部および前記各選択ゲートのゲート電極をそれぞ
れ共通に制御線で接続し、前記ビット線および前記制御
線に所定の電圧を印加し、前記複数のメモリセルブロッ
クの所定のデータ蓄積部に対するデータの読み出し、消
去、書き込みまたは書き込み禁止を制御する制御手段を
設け、前記制御手段が、データの書き込み禁止前に前記
ビット線の電圧をハイレベル（またはローレベル）に保
持して前記選択ゲートをオン状態にし、前記複数のデー
タ蓄積部のゲート電位を順次変化させ、データ蓄積部の
ゲート下の電荷を順次転送し、ビット線に掃き出し、デ
ータ蓄積部のゲート直下を空乏化する電荷転送手段を備
えていることを特徴とするものである。
板に形成された逆導電型のソース領域およびドレイン領
域と、前記ソース領域および前記ドレイン領域間の前記
半導体基板表面に直列接続して形成された複数のデータ
蓄積部と、前記ソース領域と一端のデータ蓄積部の間に
形成された分離ゲートと、前記ドレイン領域と他端のデ
ータ蓄積部の間に形成された選択ゲートとからなるメモ
リセルブロックをマトリクス状に複数配置し、行方向に
並んだ前記複数のメモリセルブロックの前記ドレイン領
域を共通にビット線で接続し、列方向に並んだ前記複数
のメモリセルブロックの前記各分離ゲート、前記各デー
タ蓄積部および前記各選択ゲートのゲート電極をそれぞ
れ共通に制御線で接続し、前記ビット線および前記制御
線に所定の電圧を印加し、前記複数のメモリセルブロッ
クの所定のデータ蓄積部に対するデータの読み出し、消
去、書き込みまたは書き込み禁止を制御する制御手段を
設け、前記制御手段が、データの書き込み禁止前に前記
ビット線の電圧をハイレベル（またはローレベル）に保
持して前記選択ゲートをオン状態にし、前記複数のデー
タ蓄積部のゲート電位を順次変化させ、データ蓄積部の
ゲート下の電荷を順次転送し、ビット線に掃き出し、デ
ータ蓄積部のゲート直下を空乏化する電荷転送手段を備
えていることを特徴とするものである。
作用 上記構成により、半導体集積化するにあたり、データ蓄
積部の面積が増加するにとどまる。つまり、データ蓄積
部の面積に対する選択ゲート、分離ゲート、ソース領
域、ドレイン領域の占める相対面積が大幅に下がり、半
導体不揮発性メモリデバイスの集積度は飛躍的に高めら
れる。また、データの書き込み禁止前にビット線の電圧
をハイレベル（またはローレベル）に保持して選択ゲー
トをオン状態にし、複数のデータ蓄積部のゲート電位を
順次変化させ、データ蓄積部のゲート下の電荷を順次転
送し、ビット線に掃き出すことによって、データ蓄積部
のゲート直下が空乏化され、データの書き誤りが確実に
防止される。
積部の面積が増加するにとどまる。つまり、データ蓄積
部の面積に対する選択ゲート、分離ゲート、ソース領
域、ドレイン領域の占める相対面積が大幅に下がり、半
導体不揮発性メモリデバイスの集積度は飛躍的に高めら
れる。また、データの書き込み禁止前にビット線の電圧
をハイレベル（またはローレベル）に保持して選択ゲー
トをオン状態にし、複数のデータ蓄積部のゲート電位を
順次変化させ、データ蓄積部のゲート下の電荷を順次転
送し、ビット線に掃き出すことによって、データ蓄積部
のゲート直下が空乏化され、データの書き誤りが確実に
防止される。
実施例 本発明の第１の実施例を第１図〜第７図に基づいて説明
する。
する。
第１図は本発明のＮチャンネル型MNOS半導体不揮発性メ
モリデバイスの単位メモリセル・ブロックの断面図であ
り、この例においては、MNOSゲート（データ蓄積部）を
４段直列に接続し、１つのメモリセル・ブロックに４つ
のメモリセルを含む形となっている。
モリデバイスの単位メモリセル・ブロックの断面図であ
り、この例においては、MNOSゲート（データ蓄積部）を
４段直列に接続し、１つのメモリセル・ブロックに４つ
のメモリセルを含む形となっている。
Ｐ形のシリコン基板12の表面領域に、グランドレベルに
設定されるN+の拡散ソース線（ソース領域）13と、この
拡散ソース線13と対をなしてドレイン領域を形成するN+
の拡散ドレイン14が形成され、拡散ソース線13に隣接す
るシリコン基板12の表面上に酸化膜15が形成され、この
酸化膜15の表面上に、書き込み禁止時に電流経路を遮断
する分離ゲート16が形成されている。一方、拡散ドレイ
ン14に隣接するシリコン基板12の表面上にも酸化膜15′
が形成されており、この酸化膜15′の表面上に、アドレ
スを選択するための選択ゲート17が形成されている。酸
化膜15,15′間のシリコン基板12の表面上には、20Å程
度の厚さの極薄酸化膜18が形成され、極薄酸化膜18の表
面上には数100Åの厚さのシリコンナイトライド（Si
3N4）膜19が形成されている。そしてシリコンナイトラ
イド膜19の表面上には、４つのMNOSゲート20,21,22およ
び23が隙間なく形成されている。さらにシリコン基板12
の表面全域は絶縁膜24で覆われており、その表面にパタ
ーニングされたアルミニウムのビット線25が形成され
て、ビット線25の一部は絶縁膜24を貫通して拡散ドレイ
ン14に接触している。
設定されるN+の拡散ソース線（ソース領域）13と、この
拡散ソース線13と対をなしてドレイン領域を形成するN+
の拡散ドレイン14が形成され、拡散ソース線13に隣接す
るシリコン基板12の表面上に酸化膜15が形成され、この
酸化膜15の表面上に、書き込み禁止時に電流経路を遮断
する分離ゲート16が形成されている。一方、拡散ドレイ
ン14に隣接するシリコン基板12の表面上にも酸化膜15′
が形成されており、この酸化膜15′の表面上に、アドレ
スを選択するための選択ゲート17が形成されている。酸
化膜15,15′間のシリコン基板12の表面上には、20Å程
度の厚さの極薄酸化膜18が形成され、極薄酸化膜18の表
面上には数100Åの厚さのシリコンナイトライド（Si
3N4）膜19が形成されている。そしてシリコンナイトラ
イド膜19の表面上には、４つのMNOSゲート20,21,22およ
び23が隙間なく形成されている。さらにシリコン基板12
の表面全域は絶縁膜24で覆われており、その表面にパタ
ーニングされたアルミニウムのビット線25が形成され
て、ビット線25の一部は絶縁膜24を貫通して拡散ドレイ
ン14に接触している。
上記構成により、拡散ソース線13と拡散ドレイン14の間
のチャンネル部分を、相互に独立した６つのゲート16,1
7,20〜23がマルチゲートとして働くMNOSトランジスタが
構成される。
のチャンネル部分を、相互に独立した６つのゲート16,1
7,20〜23がマルチゲートとして働くMNOSトランジスタが
構成される。
ここで、第１図のMNOSトランジスタの動作を説明する前
に、第１図のような構造のMNOSトランジスタを構成した
場合の、各MNOSゲート20〜23が具備すべき特性、つまり
MNOSゲート20〜23のデバイス設計について述べる。
に、第１図のような構造のMNOSトランジスタを構成した
場合の、各MNOSゲート20〜23が具備すべき特性、つまり
MNOSゲート20〜23のデバイス設計について述べる。
第２図はMNOSゲート単体での、ソース・ドレイン電流
（IDS）−ゲート電圧（VG）の関係を示している。横軸
はゲート電圧（VG）を、縦軸はソース・ドレイン電流
（IDS）のルートを示している。ＮチャンネルMNOSゲー
トにおいては、基板電圧を基準として、ゲートに正の高
電圧を印加し、ゲート直下のチャンネルをグランドレベ
ルにするように電子注入を行い、数msその状態を保持す
ることによってMNOSゲートトランジスタの閾値電圧を正
の方向にシフトさせることができる（このようなモード
を書き込みモードと呼び、またこのシフト後の閾値電圧
をVTWと呼ぶ）。逆に、基板電圧を基準として、MNOSゲ
ートに負の高電圧を印加し、数msその状態を保持するこ
とによりMNOSゲートトランジスタの閾値電圧を負の方向
にシフトさせることができる（このようなモードを消去
モードと呼び、またこのシフト後の閾値電圧をVTEと呼
ぶ）。閾値電圧VTWとVTEとの差をウインドウ幅と呼ぶ。
このウインドウ幅は、MNOSトランジスタの極薄酸化膜18
とシリコンナイトライド膜19の厚さおよび先の高電圧の
印加電圧、印加時間とにより決定される。そして両閾値
電圧VTW,VTEの絶対値は、そのゲート下の不純物プロフ
ァイルにより決定される。つまり適切なデバイス設計と
回路設計により、第２図に示すように、閾値電圧VTWを
電源電圧Vcc以下、ゼロボルト以上に設定することが可
能となる。
（IDS）−ゲート電圧（VG）の関係を示している。横軸
はゲート電圧（VG）を、縦軸はソース・ドレイン電流
（IDS）のルートを示している。ＮチャンネルMNOSゲー
トにおいては、基板電圧を基準として、ゲートに正の高
電圧を印加し、ゲート直下のチャンネルをグランドレベ
ルにするように電子注入を行い、数msその状態を保持す
ることによってMNOSゲートトランジスタの閾値電圧を正
の方向にシフトさせることができる（このようなモード
を書き込みモードと呼び、またこのシフト後の閾値電圧
をVTWと呼ぶ）。逆に、基板電圧を基準として、MNOSゲ
ートに負の高電圧を印加し、数msその状態を保持するこ
とによりMNOSゲートトランジスタの閾値電圧を負の方向
にシフトさせることができる（このようなモードを消去
モードと呼び、またこのシフト後の閾値電圧をVTEと呼
ぶ）。閾値電圧VTWとVTEとの差をウインドウ幅と呼ぶ。
このウインドウ幅は、MNOSトランジスタの極薄酸化膜18
とシリコンナイトライド膜19の厚さおよび先の高電圧の
印加電圧、印加時間とにより決定される。そして両閾値
電圧VTW,VTEの絶対値は、そのゲート下の不純物プロフ
ァイルにより決定される。つまり適切なデバイス設計と
回路設計により、第２図に示すように、閾値電圧VTWを
電源電圧Vcc以下、ゼロボルト以上に設定することが可
能となる。
第３図はMNOS不揮発性メモリデバイスとその駆動回路を
示している。
示している。
第３図において、４つのMNOSメモリセルブロックA,B,C,
Dは第１図のメモリセルブロック（MNOSトランジスタ）
に対応しており、それぞれ分離ゲート16a〜16d、選択ゲ
ート17a〜17d、MNOSゲート20a〜20d,21a〜21d,22a〜22
d,23a〜23dを備えている。選択ゲート17a,17cはビット
線25aに接続され選択ゲート17b,17dはビット線25bに接
続されている。ビット線25aのデータはゲート26および
アンプ27を介して出力される。また、ビット線25aには
アンプ28およびゲート29を介してデータが入力される。
一方、ビット線25bのデータはゲート30およびアンプ31
を介して出力される。また、ビット線25bにはアンプ32
およびゲート33を介してデータが入力される。ゲート2
6,30は読み出しコントロール信号によりオン・オフ制御
され、ゲート29,33は書き込みコントロール信号により
オン・オフ制御される。MNOSメモリセルブロックA,Bの
各ゲート16a,17a,20a〜23a,16b,17b,20b〜23bは、ワー
ドデコーダ34によりオン・オフ制御されるスイッチ35を
介して６本の制御線36に接続され、MNOSメモリセルブロ
ックC,Dの各ゲート16c,17c,20c〜23c,16d,17d,20d〜23d
は、ワードデコーダ37によりオン・オフ制御されるスイ
ッチ38を介して上記６本の制御線36に接続されている。
制御線36の両端の制御線36-1,36-6はそれぞれ分離ゲー
トコントロール回路39および選択ゲートコントロール回
路40に接続され、中央の４本の制御線36-2〜36-5はMNOS
ゲートコントロール回路41に接続されている。MNOSゲー
トコントロール回路41から４本の制御線36-2〜36-5に対
し、正の高電圧（＋HV）、負の高電圧（−HV）、電源電
圧（VCC）、基準電圧（VSS）、読み出し用の電圧（VR）
が選択的に印加される。
Dは第１図のメモリセルブロック（MNOSトランジスタ）
に対応しており、それぞれ分離ゲート16a〜16d、選択ゲ
ート17a〜17d、MNOSゲート20a〜20d,21a〜21d,22a〜22
d,23a〜23dを備えている。選択ゲート17a,17cはビット
線25aに接続され選択ゲート17b,17dはビット線25bに接
続されている。ビット線25aのデータはゲート26および
アンプ27を介して出力される。また、ビット線25aには
アンプ28およびゲート29を介してデータが入力される。
一方、ビット線25bのデータはゲート30およびアンプ31
を介して出力される。また、ビット線25bにはアンプ32
およびゲート33を介してデータが入力される。ゲート2
6,30は読み出しコントロール信号によりオン・オフ制御
され、ゲート29,33は書き込みコントロール信号により
オン・オフ制御される。MNOSメモリセルブロックA,Bの
各ゲート16a,17a,20a〜23a,16b,17b,20b〜23bは、ワー
ドデコーダ34によりオン・オフ制御されるスイッチ35を
介して６本の制御線36に接続され、MNOSメモリセルブロ
ックC,Dの各ゲート16c,17c,20c〜23c,16d,17d,20d〜23d
は、ワードデコーダ37によりオン・オフ制御されるスイ
ッチ38を介して上記６本の制御線36に接続されている。
制御線36の両端の制御線36-1,36-6はそれぞれ分離ゲー
トコントロール回路39および選択ゲートコントロール回
路40に接続され、中央の４本の制御線36-2〜36-5はMNOS
ゲートコントロール回路41に接続されている。MNOSゲー
トコントロール回路41から４本の制御線36-2〜36-5に対
し、正の高電圧（＋HV）、負の高電圧（−HV）、電源電
圧（VCC）、基準電圧（VSS）、読み出し用の電圧（VR）
が選択的に印加される。
第４図は読み出しモードの動作を説明するための図、第
５図は消去モードの動作を説明するための図、第６図は
書き込みモードの動作を説明するための図、第７図は各
モードでのタイミングチャートであり、以下、第３図〜
第７図を用いて各モード毎の動作を説明する。
５図は消去モードの動作を説明するための図、第６図は
書き込みモードの動作を説明するための図、第７図は各
モードでのタイミングチャートであり、以下、第３図〜
第７図を用いて各モード毎の動作を説明する。
読み出しモード； 第４図において、メモリセルブロックＡの４つのMNOSゲ
ート20a,21a,22a,23aにそれぞれ“0",“1"、“1",“0"
のデータが書き込まれており、メモリセルブロックＢの
４つのMNOSゲート20b,21b,22b,23bにそれぞれ“0",
“0"、“1",“0"のデータが書き込まれているとする。
ここで“1"の状態とは書き込み状態を表わし、第２図の
αの特性を示す。また“0"の状態とは消去状態を表わ
し、第２図のβの特性を示す。
ート20a,21a,22a,23aにそれぞれ“0",“1"、“1",“0"
のデータが書き込まれており、メモリセルブロックＢの
４つのMNOSゲート20b,21b,22b,23bにそれぞれ“0",
“0"、“1",“0"のデータが書き込まれているとする。
ここで“1"の状態とは書き込み状態を表わし、第２図の
αの特性を示す。また“0"の状態とは消去状態を表わ
し、第２図のβの特性を示す。
今、データを読み出すべきMNOSゲートがメモリセルブロ
ックＡおよびＢのMNOSゲート21aおよび21bであるとす
る。
ックＡおよびＢのMNOSゲート21aおよび21bであるとす
る。
読み出しモード時には、読み出しコントロール信号によ
りゲート26および30がオンする（ゲート29および33はオ
フのままである）。一方、ワードデコーダ34によりスイ
ッチ35がオン、ワードデコーダ37によりスイッチ38がオ
フとなる。この状態で選択ゲートコントロール回路40か
ら制御線36-6に対しVCCが印加され、分離ゲートコント
ロール回路39から制御線36-1に対しVCCが印加される。
またMNOSゲートコントロール回路41から制御線36-2,36-
4,36-5に対しVCCが印加され、制御線36-3に対し読み出
し用の電圧VRが印加される。制御線36-1に印加されたV
CCによりメモリセルブロックA,Bの分離ゲート16a,16bが
オンし、制御線36-6に印加されたVCCによりメモリセル
ブロックA,Bの選択ゲート17a,17bがオンする。
りゲート26および30がオンする（ゲート29および33はオ
フのままである）。一方、ワードデコーダ34によりスイ
ッチ35がオン、ワードデコーダ37によりスイッチ38がオ
フとなる。この状態で選択ゲートコントロール回路40か
ら制御線36-6に対しVCCが印加され、分離ゲートコント
ロール回路39から制御線36-1に対しVCCが印加される。
またMNOSゲートコントロール回路41から制御線36-2,36-
4,36-5に対しVCCが印加され、制御線36-3に対し読み出
し用の電圧VRが印加される。制御線36-1に印加されたV
CCによりメモリセルブロックA,Bの分離ゲート16a,16bが
オンし、制御線36-6に印加されたVCCによりメモリセル
ブロックA,Bの選択ゲート17a,17bがオンする。
第２図からも明らかなように、ＮチャンネルのMNOSゲー
トにおいては、ゲートにVCCが印加されたときは、デー
タが“0"か“1"かにかかわらずオンする。しかしゲート
に読み出し用電圧VRが加えられたときは、データ“0"の
（すなわち消去された）MNOSゲートはオンするが、デー
タ“1"の（すなわち書き込みされた）MNOSゲートはオフ
のままである。したがって、制御線36-2,36-4,36-5に印
加されたVCCによりメモリセルブロックＡおよびＢのMNO
Sゲート20a,22a,23aおよび20b,22b,23bがオンする。ま
た制御線36-3に印加された読み出し用電圧VRにより、メ
モリセルブロックＢのMNOSゲート21b（データ“0"）は
オンするが、メモリセルブロックＡのMNOSゲート21a
（データ“1"）はオフのままである。その結果、メモリ
セルブロックＡのゲート列16a,20a〜23a,17aには電流が
流れず、ビット線25aのデータ出力は“1"となり、MNOS
ゲート21aに書き込まれたデータ“1"が読み出される。
一方、メモリセルブロックＢのゲート列16b,20b〜23b,1
7bはすべてオンであるため電流が流れる。このためアン
プ31の入力側に電圧ドロップが生じ、ビット線25bのデ
ータ出力が“0"となり、MNOSゲート21bに書き込まれた
（すなわち消去された）データ“0"が読み出される。
トにおいては、ゲートにVCCが印加されたときは、デー
タが“0"か“1"かにかかわらずオンする。しかしゲート
に読み出し用電圧VRが加えられたときは、データ“0"の
（すなわち消去された）MNOSゲートはオンするが、デー
タ“1"の（すなわち書き込みされた）MNOSゲートはオフ
のままである。したがって、制御線36-2,36-4,36-5に印
加されたVCCによりメモリセルブロックＡおよびＢのMNO
Sゲート20a,22a,23aおよび20b,22b,23bがオンする。ま
た制御線36-3に印加された読み出し用電圧VRにより、メ
モリセルブロックＢのMNOSゲート21b（データ“0"）は
オンするが、メモリセルブロックＡのMNOSゲート21a
（データ“1"）はオフのままである。その結果、メモリ
セルブロックＡのゲート列16a,20a〜23a,17aには電流が
流れず、ビット線25aのデータ出力は“1"となり、MNOS
ゲート21aに書き込まれたデータ“1"が読み出される。
一方、メモリセルブロックＢのゲート列16b,20b〜23b,1
7bはすべてオンであるため電流が流れる。このためアン
プ31の入力側に電圧ドロップが生じ、ビット線25bのデ
ータ出力が“0"となり、MNOSゲート21bに書き込まれた
（すなわち消去された）データ“0"が読み出される。
なお、このときにはワードデコーダ37によりスイッチ38
はすべてオフとなっているため、メモリセルブロックＣ
およびＤのデータは読み出されない。
はすべてオフとなっているため、メモリセルブロックＣ
およびＤのデータは読み出されない。
以上のような動作により、全メモリセルブロックのMNOS
ゲートのデータをビット線25a,25bから読み出すことが
できる。
ゲートのデータをビット線25a,25bから読み出すことが
できる。
消去モード； ＮチャンネルのMNOSゲートは、そのゲートに、基準電圧
（VSS）に対して負の高電圧（−HV）を印加し、その状
態を数ms保持することによりデータを消去することがで
きる。すなわちMNOSゲートに負の高電圧を印加すると、
ゲート直下の基板12中に存在するホールがゲート側に引
きつけられ、アキュムレーション状態になる。すなわち
ホールが極薄酸化膜18をトンネリングし、そのホールが
シリコンナイトライド膜19中にトラップされる。これに
よって、それまで記憶されていたデータ（蓄積されてい
た電子）が消去された上、シリコンナイトライド膜19は
ホール蓄積状態になる。
（VSS）に対して負の高電圧（−HV）を印加し、その状
態を数ms保持することによりデータを消去することがで
きる。すなわちMNOSゲートに負の高電圧を印加すると、
ゲート直下の基板12中に存在するホールがゲート側に引
きつけられ、アキュムレーション状態になる。すなわち
ホールが極薄酸化膜18をトンネリングし、そのホールが
シリコンナイトライド膜19中にトラップされる。これに
よって、それまで記憶されていたデータ（蓄積されてい
た電子）が消去された上、シリコンナイトライド膜19は
ホール蓄積状態になる。
第５図は消去モード時の動作を示している。第５図にお
いて、メモリセルブロックＡの４つのMNOSゲート20a,21
a,22a,23aにそれぞれ“0",“1",“1",“0"のデータが書
き込まれており、メモリセルブロックＢの４つのMNOSゲ
ート20b,21b,22b,23bにそれぞれ“0",“0",“1",“0"の
データが書き込まれているものとする。そして消去すべ
きMNOSゲートを、メモリセルブロックＡのMNOSゲート21
aとメモリセルブロックＢのMNOSゲート21bとする。
いて、メモリセルブロックＡの４つのMNOSゲート20a,21
a,22a,23aにそれぞれ“0",“1",“1",“0"のデータが書
き込まれており、メモリセルブロックＢの４つのMNOSゲ
ート20b,21b,22b,23bにそれぞれ“0",“0",“1",“0"の
データが書き込まれているものとする。そして消去すべ
きMNOSゲートを、メモリセルブロックＡのMNOSゲート21
aとメモリセルブロックＢのMNOSゲート21bとする。
消去モード時には、MNOSゲートコントロール回路41から
制御線36-3に対し負の高電圧（−HV）が印加され、それ
以外の制御線はすべて基準電圧（VSS）が印加される。
このため、メモリセルブロックＡのMNOSゲート21aのデ
ータ“1"が消去され、データ“0"となる。またメモリセ
ルブロックＢのMNOSゲート21bのデータ“0"はデータ
“0"のままである。
制御線36-3に対し負の高電圧（−HV）が印加され、それ
以外の制御線はすべて基準電圧（VSS）が印加される。
このため、メモリセルブロックＡのMNOSゲート21aのデ
ータ“1"が消去され、データ“0"となる。またメモリセ
ルブロックＢのMNOSゲート21bのデータ“0"はデータ
“0"のままである。
以上のような動作により、任意のワード線のMNOSゲート
のデータを消去することができる。
のデータを消去することができる。
書き込みおよび書き込み禁止モード； 書き込みモード時には、第１図の分離ゲート16をオフに
しておき、ビット線25をグランドレベルにし、選択ゲー
ト17をオンにした後、書き込みすべきMNOSゲート21に正
の高電圧（＋HV）を印加する。
しておき、ビット線25をグランドレベルにし、選択ゲー
ト17をオンにした後、書き込みすべきMNOSゲート21に正
の高電圧（＋HV）を印加する。
これと同時に、書き込みすべきMNOSゲート21以外のMNOS
ゲート20,22,23を一旦VCCを印加してオンにする。この
ことにより、MNOSゲート21を正の高電圧（＋HV）、その
ゲート直下のチャンネルをグランドレベルにすることが
できる。このとき、MNOSゲート21の直下は強い反転状態
となる。この反転状態を数ms保持すると、オン状態にあ
る選択ゲート17とオン状態にある他のMNOSゲート23,22
を介してMNOSゲート21の直下に多数の電子が注入され
る。これらの電子が正の高電圧（＋HV）の印加されてい
るMNOSゲート21のゲート電極に引きつけられ、シリコン
ナイトライド膜19にトラップされる。その結果、MNOSゲ
ート21にはデータ“1"が書き込まれる。MNOSゲート21以
外の他のMNOSゲート20,22,23には、正の高電圧（＋HV）
よりずっと低電圧のVCCしか印加されず、またVCCレベル
に保持される時間が短時間であるため（この時間は今の
場合であれば、MNOSゲート23直下にビット線25aから電
子を転送するのに必要な時間であり、数10ns程度）、こ
れらのMNOSゲート20,22,23においてはほとんどデータ書
き込みが行われない。
ゲート20,22,23を一旦VCCを印加してオンにする。この
ことにより、MNOSゲート21を正の高電圧（＋HV）、その
ゲート直下のチャンネルをグランドレベルにすることが
できる。このとき、MNOSゲート21の直下は強い反転状態
となる。この反転状態を数ms保持すると、オン状態にあ
る選択ゲート17とオン状態にある他のMNOSゲート23,22
を介してMNOSゲート21の直下に多数の電子が注入され
る。これらの電子が正の高電圧（＋HV）の印加されてい
るMNOSゲート21のゲート電極に引きつけられ、シリコン
ナイトライド膜19にトラップされる。その結果、MNOSゲ
ート21にはデータ“1"が書き込まれる。MNOSゲート21以
外の他のMNOSゲート20,22,23には、正の高電圧（＋HV）
よりずっと低電圧のVCCしか印加されず、またVCCレベル
に保持される時間が短時間であるため（この時間は今の
場合であれば、MNOSゲート23直下にビット線25aから電
子を転送するのに必要な時間であり、数10ns程度）、こ
れらのMNOSゲート20,22,23においてはほとんどデータ書
き込みが行われない。
一方、書き込み禁止モード時には、第１図の分離ゲート
16をオフにしておき、ビット線25を正の高電圧（＋HV）
にし、選択ゲート17をオンにした後、書き込み禁止すべ
きMNOSゲート21に正の高電圧（＋HV）を印加する。この
後、書き込み禁止すべきMNOSゲート21以外のMNOSゲート
20,22,23を一旦VCCを印加してオンにするとともに、ビ
ット線25を正の高電圧（＋HV）のままに保持する。この
ことにより、書き込み禁止すべきMNOSゲート21のゲート
電極には正の高電圧（＋HV）が印加されはするものの、
ビット線25が正の高電圧（＋HV）に保たれているため、
MNOSゲート21の直下には電子が注入されない。このため
MNOSゲート21の直下は空乏状態となるだけで書き込みは
起こらない。
16をオフにしておき、ビット線25を正の高電圧（＋HV）
にし、選択ゲート17をオンにした後、書き込み禁止すべ
きMNOSゲート21に正の高電圧（＋HV）を印加する。この
後、書き込み禁止すべきMNOSゲート21以外のMNOSゲート
20,22,23を一旦VCCを印加してオンにするとともに、ビ
ット線25を正の高電圧（＋HV）のままに保持する。この
ことにより、書き込み禁止すべきMNOSゲート21のゲート
電極には正の高電圧（＋HV）が印加されはするものの、
ビット線25が正の高電圧（＋HV）に保たれているため、
MNOSゲート21の直下には電子が注入されない。このため
MNOSゲート21の直下は空乏状態となるだけで書き込みは
起こらない。
第６図は以上のような書き込み禁止モードの動作を示す
ものである。第６図からもわかるように、多数のメモリ
セルブロックＡ〜Ｄを設けた場合、同一の制御線（ワー
ド線）36に２以上のMNOSゲートが接続されるが、実際に
書き込みを行うべきMNOSゲートはそのうちの１つのMNOS
ゲートでしかない。たとえば、第６図のメモリセルブロ
ックＡおよびＢに着目すると、同一の制御線36-3に２つ
のMNOSゲート21a,21bが接続されている。このうちMNOS
ゲート21bに対してのみ書き込みを行なう場合、もうひ
とつのMNOSゲート21aを書き込み禁止状態にしなければ
ならない。このような理由から、上述のような書き込み
モードおよび書き込み禁止モードを同時に実現する必要
がある。
ものである。第６図からもわかるように、多数のメモリ
セルブロックＡ〜Ｄを設けた場合、同一の制御線（ワー
ド線）36に２以上のMNOSゲートが接続されるが、実際に
書き込みを行うべきMNOSゲートはそのうちの１つのMNOS
ゲートでしかない。たとえば、第６図のメモリセルブロ
ックＡおよびＢに着目すると、同一の制御線36-3に２つ
のMNOSゲート21a,21bが接続されている。このうちMNOS
ゲート21bに対してのみ書き込みを行なう場合、もうひ
とつのMNOSゲート21aを書き込み禁止状態にしなければ
ならない。このような理由から、上述のような書き込み
モードおよび書き込み禁止モードを同時に実現する必要
がある。
以下、第６図にそってメモリセルブロックがマトリック
ス状に配置された場合の書き込みおよび書き込み禁止の
動作を説明する。
ス状に配置された場合の書き込みおよび書き込み禁止の
動作を説明する。
第６図においても、メモリセルブロックＡの４つのMNOS
ゲート20a,21a,22a,23aにそれぞれ“0",“0",“1",“0"
のデータが書き込まれており、メモリセルブロックＢの
４つのMNOSゲート20b,21b,22b,23bにそれぞれ“0",
“0",“1",“0"のデータが書き込まれているものとす
る。
ゲート20a,21a,22a,23aにそれぞれ“0",“0",“1",“0"
のデータが書き込まれており、メモリセルブロックＢの
４つのMNOSゲート20b,21b,22b,23bにそれぞれ“0",
“0",“1",“0"のデータが書き込まれているものとす
る。
まず、分離ゲートコントロール回路39により制御線36-1
をグランドレベルにし、メモリセルブロックA,Bの分離
ゲート16a,16bをともにオフにする。次に書き込みコン
トロール信号によりゲート29,33をオンにし、ビット線2
5aを正の高電圧（＋HV）、25bをグランドレベルにす
る。そして選択ゲートコントロール回路40から制御線36
-6に印加されたVCCにより選択ゲート17a,17bをともにオ
ンにする。また、これと同時にメモリセルブロックA,B
のMNOSゲート20,21,22,23にVCCを印加する。このことに
より、メモリセルブロックＡのMNOSゲート20a,21a,22a,
23a直下の電子はビット線25aに流れ出し、これらのMNOS
ゲート直下の電子はほとんどなくなる。次に書き込みを
行いたいワード線に接続されたMNOSゲートの制御線36-3
に正の高電圧（＋HV）を印加する。このことにより、メ
モリセルブロックＢのMNOSゲート21bのゲート直下には
ビット線25bより電子が流れ込み、その電位がグランド
レベルとなる。この電子がMNOSゲート21bの正の高電圧
（＋HV）により、シリコンナイトライド膜19中に流れ込
み、トラップされ、書き込み状態となる。一方、メモリ
セルブロックＡのMNOSゲート21aのゲート直下はゲート
電位をVCCから＋HVに変更しても空乏層が伸びるだけで
ほぼ＋HVの電位があり、またMNOSゲート21aが＋HVであ
るため、ゲート直下に電子が流れ込むことがなく、また
ゲート−ゲート直下各々の電位がほぼ同じであるため、
シリコンナイトライド膜19中への電子の移動はなく、書
き込みは起こらない、メモリセルブロックＢのMNOSゲー
ト21b直下が完全にグランドレベルになった後（ゲート
直下に電子を転送するのに必要な時間はほぼ10ns程度で
ある）、他のMNOSゲート20a,22a,23a,20b,22b,23bおよ
び選択ゲート17a,17bをグランドレベルに戻す。正の高
電圧（＋HV）を印加したMNOSゲート21a,21bについては1
0ms程度、この状態を保持する。
をグランドレベルにし、メモリセルブロックA,Bの分離
ゲート16a,16bをともにオフにする。次に書き込みコン
トロール信号によりゲート29,33をオンにし、ビット線2
5aを正の高電圧（＋HV）、25bをグランドレベルにす
る。そして選択ゲートコントロール回路40から制御線36
-6に印加されたVCCにより選択ゲート17a,17bをともにオ
ンにする。また、これと同時にメモリセルブロックA,B
のMNOSゲート20,21,22,23にVCCを印加する。このことに
より、メモリセルブロックＡのMNOSゲート20a,21a,22a,
23a直下の電子はビット線25aに流れ出し、これらのMNOS
ゲート直下の電子はほとんどなくなる。次に書き込みを
行いたいワード線に接続されたMNOSゲートの制御線36-3
に正の高電圧（＋HV）を印加する。このことにより、メ
モリセルブロックＢのMNOSゲート21bのゲート直下には
ビット線25bより電子が流れ込み、その電位がグランド
レベルとなる。この電子がMNOSゲート21bの正の高電圧
（＋HV）により、シリコンナイトライド膜19中に流れ込
み、トラップされ、書き込み状態となる。一方、メモリ
セルブロックＡのMNOSゲート21aのゲート直下はゲート
電位をVCCから＋HVに変更しても空乏層が伸びるだけで
ほぼ＋HVの電位があり、またMNOSゲート21aが＋HVであ
るため、ゲート直下に電子が流れ込むことがなく、また
ゲート−ゲート直下各々の電位がほぼ同じであるため、
シリコンナイトライド膜19中への電子の移動はなく、書
き込みは起こらない、メモリセルブロックＢのMNOSゲー
ト21b直下が完全にグランドレベルになった後（ゲート
直下に電子を転送するのに必要な時間はほぼ10ns程度で
ある）、他のMNOSゲート20a,22a,23a,20b,22b,23bおよ
び選択ゲート17a,17bをグランドレベルに戻す。正の高
電圧（＋HV）を印加したMNOSゲート21a,21bについては1
0ms程度、この状態を保持する。
第７図に以上の動作を電圧波形で示している。
なお、書き込み、書き込み禁止および読み出しの各モー
ドにおいて、書き込みおよび書き込み禁止するMNOSゲー
ト（たとえば第１図のMNOSゲート21）以外のMNOSゲート
（たとえば第１図のMNOSゲート20,22,23）を一旦オン状
態にするため、MNOSゲート20〜23には軽い書き込みが起
こる。しかし、MNOSゲートの書き込み電界に対する閾値
電圧シフトの依存性は対数的に効く。このため本来の書
き込み以外での電界を、書き込み電界の数分の一にする
とともに、その印加時間を書き込み時間の数msに比して
十分短い数10nsにすることにより、データのリフレッシ
ュは107回程度の書き込み動作につき１回行えば良く、
実用上問題とならないレベルである。
ドにおいて、書き込みおよび書き込み禁止するMNOSゲー
ト（たとえば第１図のMNOSゲート21）以外のMNOSゲート
（たとえば第１図のMNOSゲート20,22,23）を一旦オン状
態にするため、MNOSゲート20〜23には軽い書き込みが起
こる。しかし、MNOSゲートの書き込み電界に対する閾値
電圧シフトの依存性は対数的に効く。このため本来の書
き込み以外での電界を、書き込み電界の数分の一にする
とともに、その印加時間を書き込み時間の数msに比して
十分短い数10nsにすることにより、データのリフレッシ
ュは107回程度の書き込み動作につき１回行えば良く、
実用上問題とならないレベルである。
ところで、上記不揮発性メモリデバイスにおいては、書
き込みモード時に、書き込み禁止動作をしたにもかかわ
らず、データが“1"に変化してしまうという問題が発生
することがある。
き込みモード時に、書き込み禁止動作をしたにもかかわ
らず、データが“1"に変化してしまうという問題が発生
することがある。
その理由を第８図と第11図とにより説明する。第８図は
不揮発性メモリデバイスの断面を示しており、ここでは
シリコン基板12にドレインＤ（第１図のN+拡散ドレイン
14に相当する）とソースＳ（第１図のN+拡散ソース線13
に相当する）を形成し、それらの間に３つのMNOSゲート
Q1,Q2,Q3を構成した例を示している。G1,G2,G3は各MNOS
ゲートのゲート電極である。分離ゲート16と選択ゲート
17は省略している。
不揮発性メモリデバイスの断面を示しており、ここでは
シリコン基板12にドレインＤ（第１図のN+拡散ドレイン
14に相当する）とソースＳ（第１図のN+拡散ソース線13
に相当する）を形成し、それらの間に３つのMNOSゲート
Q1,Q2,Q3を構成した例を示している。G1,G2,G3は各MNOS
ゲートのゲート電極である。分離ゲート16と選択ゲート
17は省略している。
第11図は、すでに消去状態にあるMNOSゲートQ1に対して
書き込み禁止動作をした際の各ノードの制御タイミング
の一例を示している。なお、上記動作開始前において、
MNOSゲートQ2,Q3も消去状態であるとする。また上記動
作中、MNOSゲートQ1に隣接するソースＳは常にオープン
であるとする。
書き込み禁止動作をした際の各ノードの制御タイミング
の一例を示している。なお、上記動作開始前において、
MNOSゲートQ2,Q3も消去状態であるとする。また上記動
作中、MNOSゲートQ1に隣接するソースＳは常にオープン
であるとする。
第11図に示すタイミングt20において、ドレインＤの電
位を正の高電圧（＋Ｈ）にして書き込み禁止状態にする
と、消去状態にあるMNOSゲートQ1,Q2,Q3の直下の基板12
の表面に誘起されていた電子はドレインＤに吸い出さ
れ、各MNOSゲートQ1,Q2,Q3の直下の基板12の表面は空乏
化される。その後、タイミングt21においてMNOSゲートQ
1のゲート電極G1に書き込み禁止用の高電圧＋HVを印加
する。このとき他のMNOSゲートQ2,Q3はオフ状態にある
ため、ゲート電極G1へ書き込み禁止用の高電圧＋HVを印
加した後も、MNOSゲートQ1の直下の基板12の表面は空乏
状態を保持し続ける。したがってシリコンナイトライド
膜19中のトラップ中心への電子注入は起こらず、トラッ
プ電荷量は変化しない。
位を正の高電圧（＋Ｈ）にして書き込み禁止状態にする
と、消去状態にあるMNOSゲートQ1,Q2,Q3の直下の基板12
の表面に誘起されていた電子はドレインＤに吸い出さ
れ、各MNOSゲートQ1,Q2,Q3の直下の基板12の表面は空乏
化される。その後、タイミングt21においてMNOSゲートQ
1のゲート電極G1に書き込み禁止用の高電圧＋HVを印加
する。このとき他のMNOSゲートQ2,Q3はオフ状態にある
ため、ゲート電極G1へ書き込み禁止用の高電圧＋HVを印
加した後も、MNOSゲートQ1の直下の基板12の表面は空乏
状態を保持し続ける。したがってシリコンナイトライド
膜19中のトラップ中心への電子注入は起こらず、トラッ
プ電荷量は変化しない。
次に、すでに消去状態にあるMNOSゲートQ1に対して書き
込み禁止動作前に、他のMNOSゲートQ2,Q3がそれぞれ消
去状態（データ“0"）、書き込み状態（データ“1"）で
あった場合を説明する。
込み禁止動作前に、他のMNOSゲートQ2,Q3がそれぞれ消
去状態（データ“0"）、書き込み状態（データ“1"）で
あった場合を説明する。
この場合、タイミングt20においてドレインＤの電位が
正の高電圧（＋HV）になるが、MNOSゲートQ3は書き込み
状態であるためオフ状態を保持し続ける。したがってMN
OSゲートQ1およびQ2の直下の基板12の表面に誘起されて
いた電子は、吐き出し口が閉ざされた形となり、そのま
まゲート直下の基板12の表面に留まったままになる。こ
の状態でタイミングt21においてMNOSゲートQ1のゲート
電極に正の高電圧（＋HV）を印加すると、MNOSゲートQ1
およびQ2の直下の基板12の表面に留まっていた電子がMN
OSゲートQ1のシリコンナイトライド膜19を通じてトラッ
プ中心に注入される。この電子注入によって、MNOSゲー
トQ1の特性は書き込み側にシフトする。
正の高電圧（＋HV）になるが、MNOSゲートQ3は書き込み
状態であるためオフ状態を保持し続ける。したがってMN
OSゲートQ1およびQ2の直下の基板12の表面に誘起されて
いた電子は、吐き出し口が閉ざされた形となり、そのま
まゲート直下の基板12の表面に留まったままになる。こ
の状態でタイミングt21においてMNOSゲートQ1のゲート
電極に正の高電圧（＋HV）を印加すると、MNOSゲートQ1
およびQ2の直下の基板12の表面に留まっていた電子がMN
OSゲートQ1のシリコンナイトライド膜19を通じてトラッ
プ中心に注入される。この電子注入によって、MNOSゲー
トQ1の特性は書き込み側にシフトする。
第８図では３つのMNOSゲートQ1〜Q3を持つ場合について
説明したが、直列接続するMNOSゲートの個数が多くな
り、その中で書き込み禁止動作を行うMNOSゲートに隣接
する消去状態のMNOSゲートの数が増えるにつれて、書き
込み禁止動作にともなうトラップ中心の電子注入量が大
きくなる。そしてその注入量が、書き込み前にトラップ
されていた正電荷量以上になると、書き込み禁止として
いたMNOSゲートのデータが“1"に変化してしまうという
現象が発生する。
説明したが、直列接続するMNOSゲートの個数が多くな
り、その中で書き込み禁止動作を行うMNOSゲートに隣接
する消去状態のMNOSゲートの数が増えるにつれて、書き
込み禁止動作にともなうトラップ中心の電子注入量が大
きくなる。そしてその注入量が、書き込み前にトラップ
されていた正電荷量以上になると、書き込み禁止として
いたMNOSゲートのデータが“1"に変化してしまうという
現象が発生する。
そこで、書き込み過程で、MNOSゲートQ1〜Q3直下の基板
12の表面を電荷転送法を用いて空乏化することにより、
このような誤動作を解決することのできる本発明の第２
の実施例を第８図〜第10図に基づいて説明する。
12の表面を電荷転送法を用いて空乏化することにより、
このような誤動作を解決することのできる本発明の第２
の実施例を第８図〜第10図に基づいて説明する。
第10図は第８図に示すような断面構造をもつ不揮発性メ
モリデバイスにおいて、すでに消去状態にあるMNOSゲー
トQ1に対して書き込み禁止動作時またはデータ“1"を書
き込む動作時の各ノードの制御タイミングを示したもの
である。また第９図は、第10図の各タイミング時におけ
る上記不揮発性メモリデバイスの基板表面の電子のポテ
ンシャルプロフィールを、第８図に示すデバイス構造と
関連づけて示したものである。
モリデバイスにおいて、すでに消去状態にあるMNOSゲー
トQ1に対して書き込み禁止動作時またはデータ“1"を書
き込む動作時の各ノードの制御タイミングを示したもの
である。また第９図は、第10図の各タイミング時におけ
る上記不揮発性メモリデバイスの基板表面の電子のポテ
ンシャルプロフィールを、第８図に示すデバイス構造と
関連づけて示したものである。
以下第８図〜第10図に基づいてすでに消去状態にあるMN
OSゲートQ1を書き込み状態へ変化させる動作を説明す
る。なお、この動作開始前のMNOSゲートQ2およびQ3はそ
れぞれ消去状態（データ“0"）および書き込み状態（デ
ータ“1"）であるとする。
OSゲートQ1を書き込み状態へ変化させる動作を説明す
る。なお、この動作開始前のMNOSゲートQ2およびQ3はそ
れぞれ消去状態（データ“0"）および書き込み状態（デ
ータ“1"）であるとする。
まず、タイミングt10においてドレインＤに正の電圧
（＋HV）を印加する。このときMNOSゲートQ3はデータ
“1"すなわち負の電荷がトラップされている状態である
からオフになっており、MNOSゲートQ1およびQ2の直下の
基板表面の電子は変化しない（第９図（ａ））。
（＋HV）を印加する。このときMNOSゲートQ3はデータ
“1"すなわち負の電荷がトラップされている状態である
からオフになっており、MNOSゲートQ1およびQ2の直下の
基板表面の電子は変化しない（第９図（ａ））。
次にタイミングt11において、ゲート電極G1,G2,G3に電
圧V1を印加する（第９図（ｂ））。なお、電圧V1のは次
の条件を満たすものとする。
圧V1を印加する（第９図（ｂ））。なお、電圧V1のは次
の条件を満たすものとする。
V1≧|VTW−VTE| VTW:MNOSゲートが書き込み状態にある時の閾値電圧、 VTE:MNOSゲートが消去状態にある時の閾値電圧、 その後、タイミングt12,t13,t14の順にそれぞれMNOSゲ
ートQ1,Q2,Q3のゲート電極G1,G2,G3を順番にOVに戻す
（第９図（ｃ），（ｄ），（ｅ））。その結果、MNOSゲ
ートQ1およびQ2の直下の基板12の表面の電子は順次横方
向に転送され、最終的にはドレインＤへ吐き出されてし
まい、MNOSゲートQ1,Q2,Q3のいずれのゲート下の基板表
面にも電子が存在しない状態になる（第９図（ｅ））。
ートQ1,Q2,Q3のゲート電極G1,G2,G3を順番にOVに戻す
（第９図（ｃ），（ｄ），（ｅ））。その結果、MNOSゲ
ートQ1およびQ2の直下の基板12の表面の電子は順次横方
向に転送され、最終的にはドレインＤへ吐き出されてし
まい、MNOSゲートQ1,Q2,Q3のいずれのゲート下の基板表
面にも電子が存在しない状態になる（第９図（ｅ））。
その後、タイミングt15からt16の間、ゲート電極G1に書
き込み用の高電圧（＋HV）を印加し、ゲート電極G2,G3
に電圧V1を印加する。
き込み用の高電圧（＋HV）を印加し、ゲート電極G2,G3
に電圧V1を印加する。
このときドレインＤをOVにした場合（すなわちデータ
“1"を書き込み場合）、電子がドレインＤからMNOSゲー
トQ3,Q2を介してMNOSゲートQ1の直下の基板12の表面に
供給される（第９図（ｆ）の破線の矢印）。これと同時
にその電子はシリコンナイトライド膜19中のトラップへ
注入され始め、この電子注入はタイミングt17まで続
く。その結果、MNOSゲートQ1は消去状態から書き込み状
態へ変化する。
“1"を書き込み場合）、電子がドレインＤからMNOSゲー
トQ3,Q2を介してMNOSゲートQ1の直下の基板12の表面に
供給される（第９図（ｆ）の破線の矢印）。これと同時
にその電子はシリコンナイトライド膜19中のトラップへ
注入され始め、この電子注入はタイミングt17まで続
く。その結果、MNOSゲートQ1は消去状態から書き込み状
態へ変化する。
一方、ドレインＤに、高電圧（＋HV）を印加し、書き込
み禁止とした場合、第９図（ｆ）に破線の矢印で示した
ようなドレインＤからの電子の供給が行われないため、
MNOSゲートQ1,Q2,Q3の直下の基板12の表面は空乏状態を
保持する（第９図（ｆ）の実線）。このため、その後タ
イミングt17までMNOSゲートのQ1のトラップ中心への電
子注入は起こらない。
み禁止とした場合、第９図（ｆ）に破線の矢印で示した
ようなドレインＤからの電子の供給が行われないため、
MNOSゲートQ1,Q2,Q3の直下の基板12の表面は空乏状態を
保持する（第９図（ｆ）の実線）。このため、その後タ
イミングt17までMNOSゲートのQ1のトラップ中心への電
子注入は起こらない。
なお、以上の説明では書き込み禁止動作前または書き込
み動作前におけるMNOSゲートQ2,Q3の状態を特定した
が、MNOSゲートQ2,Q3がいかなる状態であっても第９
図，第10図に示した方法によってMNOSゲートQ1,Q2,Q3の
直下の基板12の表面の電子を吐き出した状態を実現で
き、この過程を経ることによって、トラップ中心への電
荷注入が発生せず、書き込み禁止動作を行うことが可能
になる。もちろん、MNOSゲートQ1がそれ以前から書き込
み状態にあり、それを再度書き込み状態にするデータ
“1"の重ね書きも実行できる。
み動作前におけるMNOSゲートQ2,Q3の状態を特定した
が、MNOSゲートQ2,Q3がいかなる状態であっても第９
図，第10図に示した方法によってMNOSゲートQ1,Q2,Q3の
直下の基板12の表面の電子を吐き出した状態を実現で
き、この過程を経ることによって、トラップ中心への電
荷注入が発生せず、書き込み禁止動作を行うことが可能
になる。もちろん、MNOSゲートQ1がそれ以前から書き込
み状態にあり、それを再度書き込み状態にするデータ
“1"の重ね書きも実行できる。
また第８図〜第10図では３つのMNOSゲートQ1,Q2,Q3を直
列接続した場合について説明したが、いくつのMNOSゲー
トが直列接続されていようとも、第９図，第10図に示し
た電荷転送を用いてゲート下の基板表面を空乏化するこ
とができる。そして前述の通り、この電荷転送は、直列
接続されたMNOSゲートの数が増加するほど有効である。
列接続した場合について説明したが、いくつのMNOSゲー
トが直列接続されていようとも、第９図，第10図に示し
た電荷転送を用いてゲート下の基板表面を空乏化するこ
とができる。そして前述の通り、この電荷転送は、直列
接続されたMNOSゲートの数が増加するほど有効である。
第12図に本発明の半導体不揮発性メモリデバイスの第３
の実施例を示す。これは、第１図に示したN+拡散ソース
線13、分離ゲート16、MNOSゲート20〜23、選択ゲート1
7、N+拡散ドレイン14の互いに隣接する部分の基板12の
表面にそれぞれN-の拡散領域42を設けたものである。こ
のようにすれば、拡散ソース線13と拡散ドレイン14の間
に４つのMNOSトランジスタが直列接続されたものにな
る。このようにしても第１図の実施例と同様の効果が得
られる。云い換えれば、第１図の実施例はソース・ドレ
イン間をマルチゲート化したものであるが、第12図の実
施例は、ソース・ドレイン間をNANDゲート化したものと
なる。
の実施例を示す。これは、第１図に示したN+拡散ソース
線13、分離ゲート16、MNOSゲート20〜23、選択ゲート1
7、N+拡散ドレイン14の互いに隣接する部分の基板12の
表面にそれぞれN-の拡散領域42を設けたものである。こ
のようにすれば、拡散ソース線13と拡散ドレイン14の間
に４つのMNOSトランジスタが直列接続されたものにな
る。このようにしても第１図の実施例と同様の効果が得
られる。云い換えれば、第１図の実施例はソース・ドレ
イン間をマルチゲート化したものであるが、第12図の実
施例は、ソース・ドレイン間をNANDゲート化したものと
なる。
なお、以上のいずれの実施例でもＮチャンネルの半導体
不揮発性メモリデバイスを例示したが、Ｐチャンネルで
あってもよいことは云うまでもない。また以上のいずれ
の実施例でもMNOS（Metal-Nitride-Oxide-Semiconducto
r）構造を用いたが、MONOS（Metal-Oxide-Nitride-Oxid
e-Semiconductor）構造にを用いてもよい。さらには、
これらのMNOS構造、MONOS構造に代表されるMIOS（Metal
-Insulator-Oxide-Semiconductor）、MOIOS（Metal-Oxi
de-Insulator-Oxide-Semiconductor）構造のトランジス
タであればよい。
不揮発性メモリデバイスを例示したが、Ｐチャンネルで
あってもよいことは云うまでもない。また以上のいずれ
の実施例でもMNOS（Metal-Nitride-Oxide-Semiconducto
r）構造を用いたが、MONOS（Metal-Oxide-Nitride-Oxid
e-Semiconductor）構造にを用いてもよい。さらには、
これらのMNOS構造、MONOS構造に代表されるMIOS（Metal
-Insulator-Oxide-Semiconductor）、MOIOS（Metal-Oxi
de-Insulator-Oxide-Semiconductor）構造のトランジス
タであればよい。
発明の効果 以上のように本発明によれば、半導体不揮発性メモリデ
バイスのソース領域とドレイン領域の間に、複数のデー
タ蓄積部を直列接続して設けたことにより、半導体集積
化するにあたり、データ蓄積部の面積に対する選択ゲー
ト、分離ゲート、ソース領域、ドレイン領域の占める相
対面積を大幅に下げることができ、半導体不揮発性メモ
リデバイスの集積度を飛躍度に高めることができる。ま
た、データの書き込み時に複数のデータ蓄積部のゲート
電位を順次変化させ、電荷を順次転送させることによっ
て半導体基板を空乏化することができ、データの書き誤
りを確実に防止することができる。
バイスのソース領域とドレイン領域の間に、複数のデー
タ蓄積部を直列接続して設けたことにより、半導体集積
化するにあたり、データ蓄積部の面積に対する選択ゲー
ト、分離ゲート、ソース領域、ドレイン領域の占める相
対面積を大幅に下げることができ、半導体不揮発性メモ
リデバイスの集積度を飛躍度に高めることができる。ま
た、データの書き込み時に複数のデータ蓄積部のゲート
電位を順次変化させ、電荷を順次転送させることによっ
て半導体基板を空乏化することができ、データの書き誤
りを確実に防止することができる。
第１図は本発明の一実施例に示す半導体不揮発性メモリ
デバイスのメモリセルブロックの断面図、第２図は同半
導体不揮発性メモリデバイスのメモリセル・ブロック
（第１図）の動作を説明するための電圧−電流波形図、
第３図は同半導体不揮発性メモリデバイスのメモリセル
ブロックとその周辺回路を示す回路図、第４図は読み出
しモードの動作を説明するための回路図、第５図は同半
導体不揮発性メモリデバイスの消去モードの動作を説明
するための回路図、第６図は同半導体不揮発性メモリデ
バイスの書き込み／書き込み禁止モードの動作を説明す
るための回路図、第７図は第４図〜第６図の各動作時の
電圧波形図、第８図は本発明の第２の実施例を示す半導
体不揮発性メモリデバイスのメモリセルブロックの断面
図、第９図（ａ）〜（ｇ）は第８時に示した半導体不揮
発性メモリデバイスの書き込み動作時の基板表面の電子
のポテンシャルプロフィールを順に示す図、第10図は第
８図に示した半導体不揮発性メモリデバイスの書き込み
動作タイミングを示す図、第11図は第10図の書き込み動
作の前提となる書き込み動作タイミングを示す図、第12
図は本発明の第３の実施例を示す半導体不揮発性メモリ
デバイスのメモリセルブロックの断面図、第13図は従来
の半導体不揮発性メモリデバイスのメモリセルブロック
の断面図である。 12……シリコン基板、13……拡散ソース線、14……拡散
ドレイン、15,15′……酸化膜、16……分離ゲート、17
……選択ゲート、18……極薄酸化膜、19……シリコンナ
イトライド膜、20〜23……MNOSゲート、24……絶縁膜、
25……ビット線。
デバイスのメモリセルブロックの断面図、第２図は同半
導体不揮発性メモリデバイスのメモリセル・ブロック
（第１図）の動作を説明するための電圧−電流波形図、
第３図は同半導体不揮発性メモリデバイスのメモリセル
ブロックとその周辺回路を示す回路図、第４図は読み出
しモードの動作を説明するための回路図、第５図は同半
導体不揮発性メモリデバイスの消去モードの動作を説明
するための回路図、第６図は同半導体不揮発性メモリデ
バイスの書き込み／書き込み禁止モードの動作を説明す
るための回路図、第７図は第４図〜第６図の各動作時の
電圧波形図、第８図は本発明の第２の実施例を示す半導
体不揮発性メモリデバイスのメモリセルブロックの断面
図、第９図（ａ）〜（ｇ）は第８時に示した半導体不揮
発性メモリデバイスの書き込み動作時の基板表面の電子
のポテンシャルプロフィールを順に示す図、第10図は第
８図に示した半導体不揮発性メモリデバイスの書き込み
動作タイミングを示す図、第11図は第10図の書き込み動
作の前提となる書き込み動作タイミングを示す図、第12
図は本発明の第３の実施例を示す半導体不揮発性メモリ
デバイスのメモリセルブロックの断面図、第13図は従来
の半導体不揮発性メモリデバイスのメモリセルブロック
の断面図である。 12……シリコン基板、13……拡散ソース線、14……拡散
ドレイン、15,15′……酸化膜、16……分離ゲート、17
……選択ゲート、18……極薄酸化膜、19……シリコンナ
イトライド膜、20〜23……MNOSゲート、24……絶縁膜、
25……ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/762 29/788 29/792 Ｈ０１Ｌ 29/76 ３０１ Ｇ
Claims (2)
- 【請求項１】一導電型の半導体基板に形成された逆導電
型のソース領域およびドレイン領域と、前記ソース領域
および前記ドレイン領域間の前記半導体基板表面上に直
列接続して形成された複数のデータ蓄積部と、前記ソー
ス領域と一端のデータ蓄積部の間に形成された分離ゲー
トと、前記ドレイン領域と他端のデータ蓄積部の間に形
成された選択ゲートとからなるメモリセルブロックをマ
トリクス状に複数配置し、行方向に並んだ前記複数のメ
モリセルブロックの前記ドレイン領域を共通にビット線
で接続し、列方向に並んだ前記複数のメモリセルブロッ
クの前記各分離ゲート、前記各データ蓄積部および前記
各選択ゲートのゲート電極をそれぞれ共通に制御線で接
続し、前記ビット線および前記制御線に所定の電圧を印
加し、前記複数のメモリセルブロックの所定のデータ蓄
積部に対するデータの読み出し、消去、書き込みまたは
書き込み禁止を制御する制御手段を設け、 前記制御手段が、データの書き込み禁止前に前記ビット
線の電圧をハイレベル（またはローレベル）に保持して
前記選択ゲートをオン状態にし、前記複数のデータ蓄積
部のゲート電位を順次変化させ、データ蓄積部のゲート
下の電荷を順次転送し、ビット線に掃き出し、データ蓄
積部のゲート直下を空乏化する電荷転送手段を備えてい
ることを特徴とする半導体不揮発性メモリデバイス。 - 【請求項２】電荷転送手段が、 第１のタイミングにおいてドレイン領域に書き込み用の
第１の電圧（＋HV）を印加する手段と、 第２のタイミングにおいて複数のデータ蓄積部のゲート
電極に、 V1≧|VTW−VTE| VTW;前記データ蓄積部が書き込み状態にあるときの閾値
電圧、 VTE;前記データ蓄積部が消去状態にあるときの閾値電
圧、 の条件を満足する第２の電圧（V1）を印加する手段と、 第３〜第ｎ（ｎは前記データ蓄積部の数に等しい）のタ
イミングにおいて、前記複数のデータ蓄積部のゲート電
極を順次0Vに変化させる手段と、 その後のタイミングにおいて、前記ドレイン領域に0Vま
たは前記第１の電圧（＋HV）を印加し、かつ前記複数の
データ蓄積部のうち所定のデータ蓄積部のゲート電極に
前記第１の電圧（＋HV）を印加し、その他のデータ蓄積
部のゲート電極に前記第２の電圧（V1）を印加する手段
と、 からなることを特徴とする請求項１記載の半導体不揮発
性メモリデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-118540 | 1988-05-16 | ||
| JP11854088 | 1988-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110966A JPH02110966A (ja) | 1990-04-24 |
| JPH07120723B2 true JPH07120723B2 (ja) | 1995-12-20 |
Family
ID=14739123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123996A Expired - Lifetime JPH07120723B2 (ja) | 1988-05-16 | 1989-05-16 | 半導体不揮発性メモリデバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5157471A (ja) |
| EP (1) | EP0342880B1 (ja) |
| JP (1) | JPH07120723B2 (ja) |
| KR (1) | KR930007528B1 (ja) |
| DE (1) | DE68916855T2 (ja) |
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| US6744082B1 (en) * | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003196985A (ja) * | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体メモリ及び半導体メモリのビットライト又はバイトライト方法 |
| US7209386B2 (en) | 2004-07-06 | 2007-04-24 | Macronix International Co., Ltd. | Charge trapping non-volatile memory and method for gate-by-gate erase for same |
| JP2007151379A (ja) * | 2005-10-26 | 2007-06-14 | Toshiba Corp | 回転電機 |
| KR100825383B1 (ko) | 2006-04-24 | 2008-04-29 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자, 이를 제조하는 방법 및 이를포함하는 유기 전계 발광 표시 장치 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893152A (en) * | 1973-07-25 | 1975-07-01 | Hung Chang Lin | Metal nitride oxide semiconductor integrated circuit structure |
| US4142176A (en) * | 1976-09-27 | 1979-02-27 | Mostek Corporation | Series read only memory structure |
| JPS608559B2 (ja) * | 1977-05-30 | 1985-03-04 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US4233526A (en) * | 1977-04-08 | 1980-11-11 | Nippon Electric Co., Ltd. | Semiconductor memory device having multi-gate transistors |
| US4501007A (en) * | 1978-05-25 | 1985-02-19 | Hughes Aircraft Company | CCD differentiator |
| US4230954A (en) * | 1978-12-29 | 1980-10-28 | International Business Machines Corporation | Permanent or semipermanent charge transfer storage systems |
| US4476478A (en) * | 1980-04-24 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor read only memory and method of making the same |
| US4380804A (en) * | 1980-12-29 | 1983-04-19 | Ncr Corporation | Earom cell matrix and logic arrays with common memory gate |
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| JPS60182162A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 不揮発性半導体メモリ |
| JPS613458A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | Ｍｉｓトランジスタ |
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
| JPS61193484A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体装置 |
| JPS62160765A (ja) * | 1986-01-10 | 1987-07-16 | Hitachi Ltd | 電荷結合装置 |
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| US4652339A (en) * | 1986-02-24 | 1987-03-24 | The United States Of America As Represented By The Secretary Of The Air Force | CCD gate definition process |
| JPH084114B2 (ja) * | 1986-06-20 | 1996-01-17 | 工業技術院長 | 半導体不揮発性ｒａｍ |
| JPS6316670A (ja) * | 1986-07-09 | 1988-01-23 | Fuji Photo Film Co Ltd | 電荷結合素子を用いた遅延素子 |
| JPS6345863A (ja) * | 1986-08-13 | 1988-02-26 | Res Dev Corp Of Japan | 半導体不揮発性メモリ |
| JPS63124467A (ja) * | 1986-11-13 | 1988-05-27 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-05-12 EP EP89304848A patent/EP0342880B1/en not_active Expired - Lifetime
- 1989-05-12 DE DE68916855T patent/DE68916855T2/de not_active Expired - Fee Related
- 1989-05-16 JP JP1123996A patent/JPH07120723B2/ja not_active Expired - Lifetime
- 1989-05-16 US US07/353,331 patent/US5157471A/en not_active Expired - Fee Related
- 1989-05-16 KR KR1019890006532A patent/KR930007528B1/ko not_active Expired - Fee Related
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| EP0342880B1 (en) | 1994-07-20 |
| US5157471A (en) | 1992-10-20 |
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| EP0342880A2 (en) | 1989-11-23 |
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