JPS6316670A - 電荷結合素子を用いた遅延素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷結合素子を用いた遅延素子に関する。

（従来技術） 電荷結合素子を用いた遅延素子（以下、ＣＣＤ遅延素子
という）はカラービデオカメラの色信号処理回路等にお
いて多用されている。

例えば、単一搬送波周波数分離方式の色信号分離回路に
おいて、カラー撮像素子より出力された色信号出力とこ
れより１水平走査期間前に出力された色信号出力とを加
党あるいは引き算することにより赤色信号（Ｒ）及び青
色信号（Ｂ）を発生させ、このような処理を行なうため
色信号出力を１水平走査期間だけ遅延させるのにＣＣＤ
遅延素子が用いられている。

第３図は従来のＣＣＤ遅延素子の一例として２相クロッ
ク転送方式のものの要部縦断面を示しており、Ｐ−形シ
リコン基板１の表面には、一対の転送ゲート電極とその
内の一方の転送ゲート電極の下側に形成されたＰ＋形の
転送バリヤー２により１単位セルＡが構成され、クロッ
ク信号φ１が印加される単位セルとクロック信号φ、が
印加される甲、位セルが転送方向に交互に配列されてい
る。転送方向に配列された単位セル群の入出力端には、
入力ゲートＧ、、Ｇ、及び出力ゲートＯＴＧを介して、
Ｐ＋形の領域よりなる入力ダイオード３と出力ダイオ−
ド４が形成され、入力ダイオード３が入力端子ＩＮに、
出力ダイオード４が出力端子ＯＵＴに接続されている。

第４図は２相クロック信号φ１．φ２の波形を示し、第
５図は２相クロック信号φ１．φ２によって生じるポテ
ンシャル井戸のポテンシャルプロフィールを時刻ｊ１＋
　ｔ２＋　ｔ、毎に示している。入力ゲートＧ、、Ｇ、
及び出力ゲートＯＴＧをオン状態にして。

遅延されるべき信号を入力端子ＩＮに供給すると。

第５図に示すように、各ｍ位セルに生じたポテンシャル
井戸により出力端子ＯＵＴ側に転送動作が行なわれ、転
送方向に直列に配置された単位セルの数と、２相クロッ
ク信号φ１．φ２の周期によって決まる遅延時間の経過
後に出力端子ＯＵＴより信号が出力されるようになって
いる。

（発明が解決しようとする問題点） しかしながら、従来のＣＣＤ遅延素子にあっては。

半導体集積回路技術により一度製造されると電位セルの
数を変更することができないため、遅延時間を調整する
には、転送クロック信号の周期を変える必要があった。

ところが、転送クロック信号を発生する発振回路を調整
して遅延時間を微調整等することは要求されている精度
を考慮すると困難である。又、ビデオ用の場合、マスタ
ークロツタをもとにしてシステムに必要な多くのクロッ
ク信号を作り出しているため遅延線用のクロックだけの
周期を変更することも困這であった。

（問題点を解決するための手段） 本発明は、このような問題点に鑑みてなされたものであ
り、遅延時間の調整を容易に行ない得るＣＣＤ遅延素子
を提供することを目的とする。

この目的を達成するため、本発明は、転送方向に形成さ
れた単位セル群の適宜の場所に少なくとも１個の他の単
位セルを直列に設けてこれを調整段とし、該調整段に転
送クロック信号を印加して転送動作させることにより遅
延時間を延長させ。

一方、該調整段の転送ゲート電極を所定の電位に固定す
ることにより転送クロック信号に無関係すなわち遅延時
間を生じない信号電荷の流路となるチャネル部分を形成
して遅延時間を短縮することで遅延時間の増減調整を行
なうようにしたことを技術的要点とする。

（実施例） 第１図は本発明によるＣＣＤ遅延素子の一実施例の要部
を示す縦断面図である。

これは２相クロック転送方式のＣＣＤ遅延素子を示し、
Ｐ″″形シリコン基板５の表面には、一対の転送ゲート
電極とその内の一方の転送ゲート電極の下側に形成され
たＰ４″形の転送バリヤー６で１単位セルが構成され、
この単位セルが転送方向に所定数直列に設けられること
で遅延段Ｘ、が形成されている。クロック発振器（図示
せず）からのクロック信号φ、が印加される単位セルと
クロック信号φ２が印加される単位セルが転送方向に交
互に配列されるように配線が行なわれ、又、基準となる
遅延時間Ｔｄ、が得られる段数の単位セルが形成されて
いる。

更に、遅延段Ｘ、に続いて、該遅延段Ｘ、の単位セルと
同じ構造の単位セルが２個直列に形成され、これら２個
の単位セルが調整段ｘ２となっている。

遅延段Ｘ、と調整段Ｘ、の両端には、入力ゲートＧ及び
出力ゲートＯＴＧを介して、Ｐ４″形の領域からなる入
力ダイオード７及び出力ダイオード８が形成され、各ダ
イオード７．８は入力端子ＩＮと出力端子ＯＵＴが接続
されている。

次にかかるＣＣＤ遅延素子の作動を説明する。

２相クロック信号φ１．φ２は第４図に示すのと同様の
波形信号であり、遅延段ｘ１の各単位セルに生じる表面
ポテンシャルのポテンシャルプロフィールは第５図と同
様となる６ まず、遅延段Ｘ、で設定される遅延時間Ｔｄ、を調整す
る必要がない場合は、調整段Ｘ２の単位セルの転送ゲー
ト電極ｃｈ、　、　ｃｈ、を共に所定の電位に固定する
ことにより、遅延段ｘ１の最終段にある電位セルから出
力ゲートＯＴＧへ常に電荷が移動し得るチャンネルを形
成する。そして、入力ゲートＧ及び出力ゲートＯＴＧを
オン状態にし、転送されるべき４１号を入力端子ＩＮに
印加すると、遅延段Ｘ、と２相クロック信号φ１．φ、
の周期によって決まる遅延時間Ｔｄ、の経過後に出力端
子ＯＵＴより信号が出力される。

次に遅延段Ｘ、により設定される遅延時間Ｔｄ、を長く
するための調整を行なう場合は、調整段ス２の単位セル
の転送ゲート電極ｃｈ、　、　ｃｈ、を適宜に２相クロ
ック信号φ１．φ２の信号線に接続する。

即ち、転送ゲート電極Ｃｈ、にクロック信号φ１を印加
するように配線し、転送ゲート電極Ｃｈ２は所定の電位
に固定して単に電荷を移動するだけのチャネルを形成す
るようにすれば、転送ゲート電極Ｃｈ１に印加されるク
ロック信号φ、による時間遅れΔτ１が得られ、遅延時
間をＴｄ１＋Δτ１に長くすることができる。

また、転送ゲート電極ｃｈ、を所定の電位に固定して単
に電荷を移動するだけのチャネルを形成させ、転送ゲー
ト電極Ｃｈ２にクロック信号φ、を印加するための配線
を行なうと、転送ゲート電極Ｃｈ２に印加されるクロッ
ク信号φ、による時間遅れΔで、が得られるので、遅延
時間をＴｄ、＋Δτ２とすることができる。

更に、転送ゲート電極Ｃｈ、にクロック信号φ、を、転
送ゲート電Ｖｉｃ　ｈ　２にクロック信号φ、を印加す
るように配線すれば、クロック信号φ１が印加された単
位セルによる時間遅れΔτ、とクロック信号φ、が印加
された電位セルによる時間遅れΔτ、が得られるので、
遅延時間をＴｄ、＋Δτ、＋Δτ、とすることができる
。

尚、ここで注意すべき点は、２相クロック信号φ１．φ
２が印加される調整段ｘ２の単位セルの配列が遅延段ｘ
１の各電位セルの配列と等しくなるように各転送ゲート
電極ｃｈ、　、　ｃｈ２を２相クロック信号φ１．φ２
の特定の信号線に接続する必要がある。

この実施例は、遅延時間を増加するものに関して説明し
ているが、変形例として例えば、第１図の転送ゲート電
極Ｃｈ、にクロック信号φ１を印加することで予め基準
となる遅延時間Ｔ’ｄ、が得られるように配線しておき
、転送ゲート電極Ｃｈ１をクロック信号φ、の信号線か
ら切りはなして所定の固定電位に接続することで単に電
荷を通過させるだけのチャネルを形成するようにすれば
、遅延時間を短縮させるための調整も可能となる。

更に、第１図の実施例では、調整段Ｘ、を出力端子ＯＵ
Ｔ側の最終段に設けているが、これに限定されるもので
はなく、入力ゲートＧに続いて形成しても良いし、又、
遅延段ｘ１の途中に設けてもよい。

更に又、調整段Ｘ、を１箇所とする必要もなく、遅延段
ｘ１の途中等に散在させても良い、ただし、この場合に
も、２相クロック信号φ１．φ２が印加される単位セル
の配列を、遅延段及び調整段を含めて必ず転送方向に対
して交互とする必要がある。

第２図は他の実施例を示す要部縦断面図であり。

４相クロック転送方式のＣＣＤ遅延素子を示す。

まず構造を説明すると、Ｐ−形シリコン基板９の表面に
は、４個の転送ゲート電極を１組としてｍ位セルを構成
し、この電位セルが転送方向に複数個直列に配列される
ことにより基準の遅延時間Ｔｄ、を生じる遅延段ｙ、が
形成されている。各ｊＩｔ位セルの第１転送ゲート電極
ａ１にはクロック信号φい第２＠送ゲート電極ａ２には
クロック信号φ２、第３転送ゲート電極ａ、にはクロッ
ク信号φ１、第４転送ゲート電極ａ４にはクロック信号
φ４が印加される。

遅延段ｙ、に続いて該遅延段ｙ、の単位セルと同じ構造
の４個の転送ゲート電極φ＾〜φ０からなる調整段ｙ２
が形成されている。

遅延段ｙ、と調整段ｙ２の両端には、入力ゲートＧ及び
出力ゲートＯＴＧを介して、Ｐ＋形の領域からなる入力
ダイオード１０と出力ダイオード１１が形成され、各ダ
イオード１０．１１には入力端子ＩＮと出力端端子ＯＵ
Ｔが接続されている。

かかる構成のＣＣＤ遅延素子における４相クロック信号
φ、〜φ、による作動は従来より知られているので詳述
せず、本発明の主要技術である遅延時間の調整に関して
次に説明する。

まず、調整段ｙ、、の転送ゲート電極φ＾〜φＤを特定
の電位に固定して遅延段ｙ、と出力グー５０フ０間に電
荷が移動できるチャネルを形成し、入出力ゲートＧ、　
ＯＴＧをオン状態にして入力端子ＩＮに信号を印加する
と、遅延段ｙ、と４相クロック信号φ、〜φ４にて決ま
る遅延時間Ｔｄ、の後に出力端子ＯＵＴから信号が出力
される。

調整段ｙ２の各転送ゲート電極φ＾〜φＤに遅延段ｙ１
の各単位セルと同じ順番即ち電極φ＾〜φＤの並び順に
対してクロック信号φ、〜φ４の順で印加するように配
線を行なうと、調整段ｙ２の転送動作による時間遅れΔ
τ４が得られ、遅延時間をＴｄ、　＋Δτ４に延ばすこ
とができる。

この実施例も、第１図に示した第１の実施例と同じく、
調整段ｙ２は遅延段ｙ１の適宜の部分に設けてもよく、
又、調整段ｙ、の単位セルを複数個設けてもよい。

以上説明したように、予め基準の遅延時間を設定するた
めに形成される遅延段と直列に該遅延段を構成する単位
セルと同じ構造の少なくとも１個以上のｍ位セルからな
る調整段を予め形成しておくことで、クロック発振器の
クロック信号の周期を調整することなく、容易に遅延時
間の調整が可能となる。

尚、この調整を半馬体集積回路技術による製造工程にお
いて行なわれる特性試験の際に行なえば、最終的に最適
な遅延時間が得られる配線パターンのみの設計変更で済
むので製造コストの低減又は製造期間の短縮化が可能と
なる。また、調整段の各転送ゲート電極だけ特定のポン
ディングパッドに接続し、外部から調整段を制御するよ
うにしてもよい。

更に１本願発明は、２相及び４相クロック転送方式のＣ
ＣＤ遅延素子にのみ適用されるものではなく、３相転逆
方式その他各種方式のＣＣＤ遅延素子に対しても、それ
ぞれの単位セルと同じ構造の単位セルを調整段として形
成することで実現することができる。

（発明の効果） 以上説明したように、本発明によるＣＣＤ遅延素子によ
れば、転送方向に形成された単位セル群の適宜の場所に
少なくとも１個以上の他の単位セルを直列に形成してこ
れを調整段とし、該調整段に転送クロック信号を印加し
て転送動作させることにより遅延時間を延ばし、一方、
該調整段の転送ゲート電極所定電位に固定することで電
荷を通すチャネルを形成することで遅延時間を短縮する
ことができるようにしたので、遅延時間の調整が極めて
容易となった。

【図面の簡単な説明】

第１図は本発明による遅延素子の一実施例の構造を示す
要部縦断面図、第２図は他の実施例の構造を示す要部縦
断面図、第３図は従来のＣＣＤ遅延素子の構造を示す要
部縦断面図、第４図及び第５図は第３図に示したＣＣＤ
遅延素子の作動を説明するためのクロック信号及び表面
ポテンシャルを示す説明図である。 １．５，９：基板 ２．６；転送バリヤー ３、７．１０　：入力ダイオード ４、８．１１　：出力ダイオード Ｇ、、Ｇ、、Ｇ：入カゲート ＯＴＧ　　　　：出力ゲート エＮ：入力端子 ＯＵＴ　　　　：出力端子 φ、〜φ４　；転送クロック信号 Ｃｈ、　ｙ　Ｃｈ２　＋　８（””ａ４＊　φ＾〜φ０
：転送ゲート電極”ｔ　＊　Ｖ＊　　　：遅延段 ）ｈｗｙ＊　　　：調整段 代理人　弁理士（８１０７）　　佐々木清隆　“−゛、
′、゛１、・） （ほか３名）　　−７ｉ；呂。

Claims (1)

1. 【特許請求の範囲】 転送方向に配列された単位セル群からなる遅延段を有す
   る電荷結合素子を用いた遅延素子において、 前記遅延段の前記単位セル群の適宜の場所に少なくとも
   １個以上の該単位セルと同様構造の単位セルからなる調
   整段を形成し、 該調整段の単位セルを所定の転送クロック信号にて転送
   動作させ又は特定電位に固定することを特徴とする電荷
   結合素子を用いた遅延素子。