JPH07121684A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理の高速化を実現することが可能な
情報処理技術を提供する。 【構成】 中央処理装置１には、読み出し専用メモリ
３、ランダムアクセスメモリ４、通信回線を介して外部
との情報の授受を行うモデム５、ＩＳＤＮ制御装置６等
が接続されたシステムバス２と、システムバス２とは独
立な画像バス７が接続され、画像バス７には、中央処理
装置１が画像データを処理する際の作業領域等として用
いられるランダムアクセスメモリ８、低レベル画像処理
部９、低レベル画像処理部９の作業領域等として用いら
れるランダムアクセスメモリ１０、Ａ／Ｄ変換器１１、
スキャナ１２等の画像データ入力装置が接続されてい
る。システムバス２と画像バス７は、中央処理装置１内
に設けられたＦＩＦＯメモリを介して接続され、互いに
非同期に動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理技術に関し、
特に、画像データ等の情報処理に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】たとえば、ディジタル画像データを取り
扱う情報処理やデータ通信等においては、データ量の削
減によって通信路の負担の軽減や通信速度の向上を図る
等の目的で、データ圧縮技術を用いることが一般的であ
り、通信システムを構成する情報処理機器においては、
画像データの圧縮や復元操作を高速に実行する機能が必
須となっている。

【０００３】ところで、情報処理機器の心臓部となるＣ
ＰＵやＤＳＰ（Digital Signal Processor）等では、デ
ータ処理の高速化のためのバス構成として、データとプ
ログラムの転送経路を分離したいわゆるハーバードアー
キテクチャが知られている。

【０００４】なお、ＣＰＵにおける従来のバス構成につ
いては、たとえば、共立出版株式会社、１９９２年１０
月２５日発行、「コンピュータ・アーキテクチャとＲＩ
ＳＣ」Ｐ１〜Ｐ３２、等の文献に記載されている。

【０００５】

【発明が解決しようとする課題】従来では、システムバ
スは通常一本であり、処理に必要なデータを１インスト
ラクションに１回ずつしかＣＰＵに取り込めないため、
データのロードやストアに時間がかかり、画像処理等の
ように高速性を要求されるデータ演算が困難である、と
いう問題がある。また、複数のバスを単に接続する場
合、データアクセスを同時に行うことができないため、
処理が遅くなるという問題がある。

【０００６】また、データ転送の高速化の一つとして、
ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡ
Ｃ）を用いることが考えられるが、従来のＤＭＡＣで
は、単に、特定の連続したアドレスのデータブロックを
アクセスする動作を行うのみであった。このため、たと
えば、ＭＭＲ（Modified Modified Read）のようなデー
タ圧縮アルゴリズムのように、ビットマップメモリ等に
二次元的に展開されたディジタル画像データに対して飛
び飛びのメモリアドレスでアクセスする必要がある場合
等においては、ＤＭＡＣの配置による処理速度の向上が
期待できない。

【０００７】本発明の目的は、データ処理の高速化を実
現することが可能な情報処理技術を提供することにあ
る。

【０００８】本発明の他の目的は、より簡単な構成で画
像データを高速に処理することが可能な情報処理技術を
提供することにある。

【０００９】本発明のさらに他の目的は、複数バス構成
においてバス間におけるデータ授受の高速化を実現する
ことが可能な情報処理技術を提供することにある。

【００１０】本発明のさらに他の目的は、メモリ上の離
散的なアドレスのデータアクセスの高速化を実現するこ
とが可能な情報処理技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１３】すなわち、請求項１記載の発明は、中央処
理装置と、システムバスとして機能する第１のバスと、
この第１のバスとは独立な少なくとも一つの第２のバス
を備えた情報処理装置である。

【００１４】また、請求項２記載の発明は、請求項１記
載の情報処理装置において、第２のバスは、画像データ
を専ら扱うようにしたものである。

【００１５】また、請求項３記載の発明は、請求項１ま
たは２記載の情報処理装置において、第１のバスと第２
のバスとの間に、先入れ先出し（ＦＩＦＯ）メモリを介
設したものである。

【００１６】また、請求項４記載の発明は、請求項１，
２または３記載の情報処理装置において、第２のバスの
側に、ダイレクト・メモリ・アクセス・コントローラを
配置し、中央処理装置の介入なしに、当該第２のバスに
対するデータの授受を可能にしたものである。

【００１７】また、請求項５記載の発明は、請求項１，
２，３または４記載の情報処理装置において、ダイレク
ト・メモリ・アクセス・コントローラは、オフセットを
持ったリングバッファモードのアクセス機能を備え、こ
のリングバッファモードのアクセス機能により、不連続
なアドレスを持つ複数のデータブロックを連続してアク
セス可能にしたものである。

【００１８】また、請求項６記載の発明は、請求項１，
２，３，４または５記載の情報処理装置において、第１
のバスと第２のバスを画像処理専用の大規模集積回路ま
たはグラフィックアダプタで接続したものである。

【００１９】

【作用】上記した本発明の情報処理装置によれば、たと
えば、第２のバスを画像データ専用に割り当てること
で、たとえば画像データ専用のＣＰＵ等を設けることな
く、より簡単な構成で画像データ等の処理を高速化する
ことができる。

【００２０】また、ダイレクト・メモリ・アクセス・コ
ントローラがオフセットを持ったリングバッファモード
によるアクセス機能を備えていることにより、たとえば
画像データが二次元的に格納されたビットマップメモリ
にアクセスしてデータ圧縮操作を実行する場合のよう
に、当該ビットマップメモリ上の離散的なアドレス領域
のアクセスを連続して高速に実行することが可能とな
る。

【００２１】また、第１のバスと第２のバスの間をＦＩ
ＦＯメモリによって接続したので、当該両バス間におけ
るデータ転送の際の遅延時間を最小にすることができ
る。

【００２２】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。

【００２３】（実施例１）図１および図２は、本発明の
一実施例である情報処理装置の構成の一例を示す概念図
であり、図３は、その一部をさらに詳細に示す概念図で
ある。また、図４および図５は、本実施例の情報処理装
置の作用の一例を示す概念図であり、図６は、その作用
の一例を示すフローチャートである。

【００２４】図１に例示されるように、本実施例の情報
処理装置は、その中枢をなす中央処理装置１と、システ
ムバス２を備えている。システムバス２には、たとえ
ば、中央処理装置１が実行するプログラム等が格納され
た読み出し専用メモリ３、読み出しおよび書き込みが可
能なランダムアクセスメモリ４、さらには、通信回線を
介して外部との情報の授受を行うモデム５やＩＳＤＮ制
御装置６等が接続されている。

【００２５】この場合、中央処理装置１には、前記シス
テムバス２とは独立に画像バス７が設けられている。そ
して、この画像バス７には、中央処理装置１が画像デー
タを処理する際の作業領域等として用いられるランダム
アクセスメモリ８、低レベル画像処理部９、この低レベ
ル画像処理部９の作業領域等として用いられるランダム
アクセスメモリ１０が接続されている。

【００２６】低レベル画像処理部９には、Ａ／Ｄ変換器
１１を介してスキャナ１２等の画像データ入力装置が接
続されており、当該低レベル画像処理部９は、たとえ
ば、スキャナ１２側から入力されるディジタル多値画像
データに対するエッジ強調処理や誤差拡散、さらにはモ
ノクローム画像におけるビットマップ構築のための二値
化処理等の負荷の大きな基本的（低レベル）な画像処理
を行う。

【００２７】そして、中央処理装置１は、たとえば、画
像バス７上にある画像データに、たとえば画像圧縮や画
像処理等を施した後、システムバス２の側に送出した
り、逆に、システムバス２からデータを読み込んで画像
バス７の側に出力する処理等を行う。

【００２８】中央処理装置１は、たとえば図３に例示さ
れるように、当該中央処理装置１の中枢であるＣＰＵコ
ア部１０１を備え、システムバス２と画像バス７の接続
は、複数のＦＩＦＯメモリ１０２と、割り込み制御部１
０３によって行われている。

【００２９】また、画像バス７の側には、システムバス
２と当該画像バス７との間にＤＭＡＣレジスタ１０５お
よびアドレスジェネレータ１０６を介して接続される複
数のダイレクト・メモリ・アクセス・コントローラ１０
７が配置されている。個々のダイレクト・メモリ・アク
セス・コントローラ１０７の選択および起動は、バスリ
クエスト信号１０８，バスアクノリッジ信号１０９によ
って、ＣＰＵコア部１０１の動作とは独立に行われる。

【００３０】ＦＩＦＯメモリ１０２の配置数は、たとえ
ば、ランダムアクセスメモリ８等に構築される画像デー
タのビットマップにおけるライン数分だけ存在する。

【００３１】ＤＭＡＣレジスタ１０５は、アクセス開始
位置を示すスタートアドレスレジスタ１０５ａ，アクセ
スするライン数を示すラインカウンタ１０５ｂ，主走査
方向におけるアクセス範囲を示す主走査アドレスレジス
タ１０５ｃ等で構成されている。

【００３２】以下、本実施例の情報処理装置の作用の一
例を説明する。

【００３３】たとえば、画像バス７の側に設けられたラ
ンダムアクセスメモリ８に構築された画像データのビッ
トマップに中央処理装置１（ＣＰＵコア部１０１）がア
クセスして、画像圧縮処理等を実行する場合を例にとっ
て説明する。

【００３４】画像データの圧縮アルゴリズムは種々知ら
れているが、たとえば、ＭＭＲ等のアルゴリズムの場合
には、行方向（ランダムアクセスメモリ８の主走査方
向）の一次元符号化の他にライン方向にも符号化を考慮
して二次元的な圧縮により圧縮率を改善している。

【００３５】一方、ランダムアクセスメモリ８に対する
アクセスは、主走査方向が基本であり、その方向に連続
してアクセスアドレスが付与されている。

【００３６】このため、ＭＭＲの実行に際しては、同じ
データ量でも、通常のリニアなアクセスとは異なり、ラ
ンダムアクセスメモリ８に対して不連続なアドレス域へ
のアクセスを多数回繰り返すことが必要となる。このよ
うな変則的なアクセスは、データ圧縮処理等に限らず、
ライン方向を優先して矩形領域等をアクセスする一般の
処理の場合にも発生する。

【００３７】本実施例の場合には、ＣＰＵコア部１０１
は、上述のようなランダムアクセスメモリ８のアクセス
のためにダイレクト・メモリ・アクセス・コントローラ
１０７を起動する際に、ＤＭＡＣレジスタ１０５のスタ
ートアドレスレジスタ１０５ａに、ビットマップ中の矩
形領域のアクセス開始アドレスをセットし、ラインカウ
ンタ１０５ｂおよび主走査アドレスレジスタ１０５ｃに
は、当該矩形領域を構成するライン数および主走査方向
の幅（たとえばバイト数）をそれぞれセットする。

【００３８】以降、ダイレクト・メモリ・アクセス・コ
ントローラ１０７は、アドレス値の下位側に相当する主
走査アドレスレジスタ１０５ｃを固定した状態で上位の
ライン側を必要なライン数分だけ順次インクリメントし
つつランダムアクセスメモリ８をアクセスし、読みだし
たデータは、当該ライン分だけ設けられているＦＩＦＯ
メモリ１０２に振り分けて格納し、目的のライン数に到
達したら、ライン位置のアドレス値をもとに戻して、主
走査方向のアドレスをインクリメントする、という動
作、すなわち１ライン分のオフセットを持った飛び飛び
のアクセス動作を、目的の矩形領域内の全データのアク
セスが完了するまで、自動的に繰り返す。

【００３９】これにより、ＦＩＦＯメモリ１０２には目
的の矩形領域の各ラインの先頭から順次データが蓄積さ
れる。

【００４０】この時の様子が図５に例示されている。ま
た、図６のフローチャートには、ライン数がＮ本で、主
走査方向の幅がＸの矩形領域について上述のようなアク
セスを実行する最のダイレクト・メモリ・アクセス・コ
ントローラ１０７の動作の一例が示されている。

【００４１】ＣＰＵコア部１０１は、一旦、ダイレクト
・メモリ・アクセス・コントローラ１０５を起動した後
は、システムバス２により、ＦＩＦＯメモリ１０２を介
して、画像バス７の側にランダムアクセスメモリ８から
読みだされたデータにアクセスできる。ＣＰＵコア部１
０１で処理されたデータを画像バス７の側のランダムア
クセスメモリ８に書き込む場合は、データの流れ方向が
逆なだけで動作は同じである。

【００４２】この時、ダイレクト・メモリ・アクセス・
コントローラ１０７によるランダムアクセスメモリ８の
アクセスにはシステムバス２は用いられず、また、ＦＩ
ＦＯメモリ１０２の存在によってシステムバス２が画像
バス７の側のアクセス動作の影響を受けることなく、両
者は全く非同期かつ独立に稼動できるため、システムバ
ス２および画像バス７の双方の可用性は大きくなり、処
理が高速化される。

【００４３】また、処理の高速化等の目的で中央処理装
置１の他に特別な画像処理プロセッサを設ける必要がな
く、構成が簡素化される。

【００４４】なお、画像バス７の数は、一つに限らず、
たとえば、図２に例示されるように、システムバス２以
外に複数の画像バス７，画像バス７ａを設け、各々に、
たとえば、ＣＤ−ＲＯＭドライブ１５，ハードディスク
ドライブ１６、およびランダムアクセスメモリ１３，光
磁気ディスクドライブ１４などの異なる情報記録媒体を
接続した構成としてもよい。

【００４５】（実施例２）図７は、本発明の他の実施例
である情報処理装置の構成の一例を示す概念図である。

【００４６】本実施例の場合には、中央処理装置１が位
置するシステムバス２と、画像バス７を、たとえばＤＩ
ＣＥＰ(Documet Image Compression Expansion Process
or)等の画像処理専用のＬＳＩまたはグラフィックアダ
プタ（Ｇ／Ａ）などからなる画像処理部２０を介して接
続する構成としたものである。

【００４７】この実施例２の場合にも、システムバス２
とは独立に画像バス７が存在するので、システムバス２
および画像バス７の双方の可用性が向上し、中央処理装
置１や、画像処理部２０によるデータ処理の高速化を実
現できる。

【００４８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５０】すなわち、本発明の情報処理装置によれ
ば、データ処理の高速化を実現することができる、とい
う効果が得られる。

【００５１】また、より簡単な構成で画像データを高速
に処理することができる、という効果が得られる。

【００５２】また、複数バス構成においてバス間におけ
るデータ授受の高速化を実現することができる、という
効果が得られる。

【００５３】また、メモリ上の離散的なアドレスのデー
タアクセスの高速化を実現することができる、という効
果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例である情報処理装置の構成の
一例を示す概念図である。

【図２】本発明の一実施例である情報処理装置の構成の
一例を示す概念図である。

【図３】その一部をさらに詳細に示す概念図である。

【図４】その作用の一例を示す概念図である。

【図５】その作用の一例を示す概念図である。

【図６】その作用の一例を示すフローチャートである。

【図７】本発明の他の実施例である情報処理装置の構成
の一例を示す概念図である。

【符号の説明】

１ 中央処理装置 ２ システムバス ３ 読み出し専用メモリ ４ ランダムアクセスメモリ ５ モデム ６ ＩＳＤＮ制御装置 ７ 画像バス ７ａ 画像バス ８ ランダムアクセスメモリ ９ 低レベル画像処理部 １０ ランダムアクセスメモリ １１ Ａ／Ｄ変換器 １２ スキャナ １３ ランダムアクセスメモリ １４ 光磁気ディスクドライブ １５ ＣＤ−ＲＯＭドライブ １６ ハードディスクドライブ ２０ 画像処理部 １０１ ＣＰＵコア部 １０２ ＦＩＦＯメモリ １０３ 割り込み制御部 １０５ ＤＭＡＣレジスタ １０５ ダイレクト・メモリ・アクセス・コントローラ １０５ａ スタートアドレスレジスタ １０５ｂ ラインカウンタ １０５ｃ 主走査アドレスレジスタ １０６ アドレスジェネレータ １０７ ダイレクト・メモリ・アクセス・コントローラ １０８ バスリクエスト信号 １０９ バスアクノリッジ信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、システムバスとして機
   能する第１のバスと、この第１のバスとは独立な少なく
   とも一つの第２のバスを備えたことを特徴とする情報処
   理装置。
2. 【請求項２】 前記第２のバスは、画像データを専ら扱
   うことを特徴とする請求項１記載の情報処理装置。
3. 【請求項３】 前記第１のバスと第２のバスとの間に、
   先入れ先出しメモリを介設したことを特徴とする請求項
   １または２記載の情報処理装置。
4. 【請求項４】 前記第２のバスの側に、ダイレクト・メ
   モリ・アクセス・コントローラを配置し、前記中央処理
   装置の介入なしに、当該第２のバスに対するデータの授
   受を可能にしたことを特徴とする請求項１，２または３
   記載の情報処理装置。
5. 【請求項５】 前記ダイレクト・メモリ・アクセス・コ
   ントローラは、オフセットを持ったリングバッファモー
   ドのアクセス機能を備え、このリングバッファモードの
   アクセス機能により、不連続なアドレスを持つ複数のデ
   ータブロックを連続してアクセス可能にしたことを特徴
   とする請求項１，２，３または４記載の情報処理装置。
6. 【請求項６】 前記第１のバスと第２のバスを画像処理
   専用の大規模集積回路またはグラフィックアダプタで接
   続したことを特徴とする請求項１，２，３，４または５
   記載の情報処理装置。