JPH03217985A - データ処理装置とこれを含む画像診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置とこれを含む画像診断装置に関
し、特に画像処理等の如く大量のデータであってメモリ
上分散されて格納されるデータの処理・演算においてデ
ータアクセスの仕方を改善し低速のメモリを効率良く使
用してデータ処理速度を向上させたデータ処理装置とこ
のデータ処理装置を有効に利用した画像診断装置に関す
るものである。

〔従来の技術〕

従来のデータ処理装置における標準的なメモリアクセス
方式を説明する。第８図に示すように、メモリ装置１０
２か−らデータを読み出す時は、プロセッサ１０１は、
・アドレスバス１０３を介してメモリアドレスをメモリ
装置１０２に与え、メモリにおけるアドレス情報で指定
された箇所からデータバス１０４を介してデータを読み
出し、またデータを書き込む時は、それぞれのバス１０
３，１０４を介してメモリアドレスと書き込みデータを
メモリ装置１０２に対して出力し、メモリの指定された
箇所にデータを書き込む。このアクセス方式はデータ処
理装置に使用されるプロセッサ１０１の演算速度がメモ
リ装置１０２のアクセス速度と比較し同等又はそれ以下
の場合にはほとんど問題が生じない方式である。しかし
、近年ではプロセッサの演算速度が飛躍的に向上してい
るため、メモリ装置のアクセス時間及び周辺インタフェ
ース装置のデータ伝送時間がデータ処理高速化のネック
となっている。例えば第１１図に示されるように、プロ
セッサのプログラム実行１０１ａは、低速のメモリ装置
１０２のアクセス動作１０２ａによって一時的に待ち状
態となり、このため高速処理を行うことができるプロセ
ッサを使用しているにも拘らず、高速なデータ処理が行
えないことになる。また、特に２次元や３次元の画像デ
ータを扱う場合にはメモリとしては大容量のダイナミッ
クメモリを使うことが多いが、ダイナミックメモリはそ
の構造上アクセスタイムを顕著に向上させることができ
ない。

そこで、更に従来装置ではかかる問題に対処するべく次
の２つの構成が提案されている。１つの構成は、第９図
に示す如く、特に一般的なプロセッサに見受けられるよ
うに高速で動作するキャッシュメモリ１０５を別途に備
えるようにしたもの、他の１つの構成は、第１０図に示
す如く、ディジタルシグナルプロセッサ（Ｄ　Ｓ　Ｐ）
の構成に見受けられるようにプロセッサに内蔵されたロ
ーカルメモリ１０６を備えるようにしたものである。こ
れらの従来の装置構成は、いずれも、低速なメモリ装置
１０２に対し別にプロセッサ１０１の近傍に一時的に演
算に用いる小容量の高速メモリ（１０５，１０６）を配
設し、使用頻度の高いデータをこの高速メモリに常にス
トアさせ、適当に必要性に応じて高速メモリと低速メモ
リ装置１０２との間でデータの入替えを行い、もって総
体的にアクセス時間を高めるようにしている。

〔発明が解決しようとする課題〕

前述した別途に高速メモリを備える従来の装置構成では
、局所的な演算を数多く繰返すようなデータ処理の場合
には高速メモリと低速メモリの間のデータの入替えが少
なくても済むため、非常に効率が良く、アクセス時間を
向上させることができる。しかし、２次元画像や３次元
画像を扱うデータ処理の場合には演算に使用される大量
のデータがメモリの広い範囲に分散されてストアされる
ため、高速メモリにおいて使用予定のデータが存在する
確率が低くなり、結果的に、高速メモリを用意したとし
てもデータのアクセス時間が長くなり、効率が悪くなる
。次に、このようなデータ処理例を具体的に述べる。

第１２図は２次元画像のイメージデータに対して３次補
間方法を用いて画像回転変換処理を施す例を示す。第１
２図において（Ａ）はディスプレイの画像面１０７（２
次元．　１０２４Ｘ　１０２４　　ドット）におけるデ
ータ配列状態を示し、Ａ，Ｂ，Ｃ，Ｄ，・・・等はそれ
ぞれ各画像面位置に対応する画素データを表す。一方第
１２図（Ｂ）は前記の各画素データがストアされている
メモリ内のアドレスを示し、この表で明らかなように各
画素データのアドレスは２次元画像面１０７における画
像データの配置位置による制限を受けてメモリ上アドレ
スが分散された状態にある。画像回転変換において、変
換後の１点のデータを計算する場合、最初４×４のデー
タＡ，Ｂ，・・・，０，Ｐを用いて計算を行うが、これ
らのデータは第１２図（Ｂ）に示すようにアドレスが分
散した状態でメモリにストアされている。更に、次の１
点を計算する場合には、回転角度に応じて例えばデータ
Ｆ，Ｑ，Ｔ，Ｗで形成された正方形で囲まれる４Ｘ４の
個数のデータを用いて計算を行う。このような回転変換
処理を１点ずつ行っていくと、その都度キャッシュメモ
リにおいてミスヒットが発生し、データの入替えを行わ
なければならず、そのため、画像処理ではキャッシュメ
モリのような小容量の高速メモリを用いてもほとんど役
に立たないという不具合が生じる。このようにキャッシ
ュメモリの如き高速メモリを設けるようした構成であっ
ても、２次元画像や３次元画像のデータ処理ではデータ
のアドレスが分散してデータの入替えが頻繁となり、効
率が低・下するという不具合が生じる。

本発明の目的は、高速プロセッサと低速メモリの組合せ
からなるデータ処理装置であっても、処理速度を、低速
メモリのアクセス速度の影響を受けることなく高速に維
持することができ、特に膨大なデータ処理が要求され且
つ演算処理しようとするデータのアドレスがメモリ上分
散される特性を有する画像データ等の処理に適したデー
タ処理装置を提供することにある。

本発明の他の目的は、高速にデータ処理を行える前記デ
ータ処理装置を画像処理に適用してなる画像診断装置を
提供することにある。

〔課題を解決するための手段〕

本発明に係るデータ処理装置は、大量のデータの処理を
行うデータ処理装置であり、演算に用いるデータのメモ
リ内のアドレスを演算し、演算されたアドレスに基づき
対応するデータをメモリから読み出し、読み出したデー
タに対し演算を行い、この演算の結果を、アドレスを演
算しこのアドレスを指定してメモリに格納するデータ処
理装置において、アドレス演算を行うアドレス演算装置
と、このアドレス演算装置から出力されるアドレスを発
生順に一時的に記憶するアドレス先入れ先出しメモリと
、このアドレス先入れ先出しメモリからアドレスを順次
に読み出し、各アドレスに対応するデータを出力するメ
モリ装置と、データの出力順に一時的に記憶するデータ
先入れ先出しメモリと、このデータ先入れ先出しメモリ
からデータを順次に読み出し、演算を行うデータ演算装
置とを備えるように構成される。

本発明に係るデータ処理装置は、前記の構成において、
アドレス演算装置とデータ演算装置を１台のプロセッサ
の中に機能要素として組み込んで実現することもできる
し、アドレス演算装置とデータ演算装置のそれぞれを１
台のプロセッサで実現することもできる。

本発明に係るデータ処理装置は、前記の構成において、
アドレス演算装置とメモリ装置とデータ演算装置との間
の動作関係を非同期とし、パイプライン処理を行うよう
に構成される。

本発明に係る画像診断装置は、前記各構成のデータ処理
装置を用いて３次補間により画像処理を行うように構成
される。

〔作用〕

本発明によるデータ処理装置では、アドレス演算装置と
メモリ装置とデータ演算装置とが先入れ先出しメモリ（
以下ＦＩＦＯという）で接続され、このためＦＩＦＯを
介して各々が時間的に独立して動作することができる。

すなわち、アドレス演算装５Ｉ（プロセッサ）はデータ
のアドレスを算出し、そのアドレスをアドレスＦＩＦＯ
に書き込む。

アドレス演算装置はメモリ装置の応答を待たずに次の他
の処理、例えばデータのためのアドレス計算（メモリに
アクセスしたデータを不要とする処理）を行う。一方メ
モリ装置側は、アドレスＦＩＦＯにアドレスが存在する
と、そのアドレスを読み出し、そのアドレスに対応する
データを読み出す。読み出されたデータはデータＦＩＦ
Ｏに記憶される。またデータ演算装置（プロセッサ）は
メモリアクセスタイムに比較して十分に時間をとった後
データＦＩＦＯからデータを読み出し、そのデータに対
する演算を行う。こうして、高速のプロセッサは低速メ
モリのアクセスタイムに起因する時間のロスを防ぎ、全
体として高速処理一を維持する。

アドレス演算装置とデータ演算装置を分離し、例えば別
々のプロセッサでそれぞれの処理を非同期にて行うよう
に構成すれば、並列処理によって、更に高速性を高める
ことができる。

また本発明による画像診断装置では、本発明に係るデー
タ処理装置を用いることにより、画像回転変換処理等の
画像処理に３次補間を適用する場合においてこれを高速
に実行することができる。

〔実施例〕

以下に、本発明の実施例を添付図面に基づいて説明する
。

第１図は本発明の基本的構成である第１実施例を示すブ
ロック構成図である。第１図において、１は演算・信号
処理機能を有するプロセッサであり、２はメモリである
。プロセッサ１は、高速でデータを処理する機能を有し
、この実施例では少なくともアドレス演算装置としての
機能とデータ演算装置としての機能を有している。メモ
リ２は従来より知られたアドレスバッファ３とデータバ
ッファ４とを備え、メモリ２とアドレスバッファ３とデ
ータバッファ４の各動作はメモリ制御回路５によって制
御される。メモリ２等からなるメモリシステムとプロセ
ッサ１とはアドレスバス６及びデータバス７を介して接
続され、従来と同様なメモリアクセスは、アドレスバス
６及びアドレスバッファ３を介してメモリ２にアドレス
を入力すると共にそのアドレスに対応するデータをデー
タバッファ４及びデータバス７を介して同一のバスサイ
クルで読み出すことにより行われる。このようなメモリ
アクセスのルートは従来の装置構成におけるルートと同
じである。

上記のメモリアクセスルートに加えて、更に本発明の特
徴である他のメモリアクセスルートが設けられる。すな
わち、メモリ２とデータバス７との間にアドレスＦＩＦ
Ｏ（ファーストイン・ファーストアウト・メモリ又は先
入れ先出しメモリ、以下同じ）８とデータＦ　Ｉ　ＦＯ
９とを接続して別のメモリアクセスルートが形成される
。プロセッサ１は上記のＰＩＦＯ８，９をデータアクセ
スの場合と同様にしてアクセスすることができる。アド
レスＰ　Ｉ　ＦＯ８の出力ラインはメモリ２のアドレス
ラインに接続され、データＦＩＦＯ９の入力ラインはメ
モリ２のデータ出力ラインに接続されている。また、ア
ドレスＦ　Ｉ　ＦＯ８及びデータＦＩ　ＦＯ９の各動作
は前記のメモリ制御回路５によって制御される。

第１図に示された構成において、画像処理等の如く大量
のデータを用いてデータ処理を行う場合には、プロセッ
サ１は使用するデータのアドレスをアドレス演算装置機
能により演算し、演算して求めたアドレスをデータとし
てデータバス７を経由してアドレスＰ　Ｉ　ＦＯ８に送
給し、ここに一時的に記憶させる。アドレスの演算では
複数のアドレスがまとめて演算され、順次にアドレスＰ
ＩＦＯ８に記憶される。アドレスＰ　Ｉ　ＦＯ８が満杯
になった状態にて、次にメモリ制御装置５がアドレスＰ
　Ｉ　ＦＯ８の状態を見て記憶されたアドレスを順次に
読み出して各アドレスに対応したデータをメモリ２から
読み出しデータＦ　Ｉ　ＦＯ９に順次に記憶させる。デ
ータＦ　Ｉ　ＦＯ９が満杯になると、プロセッサ１はそ
のデータ演算装置機能によりデータバス７を経由してデ
ータＦ　Ｉ　ＦＯ９に記憶されたデータを順次に読み出
し、その後所要の演算を行い、データ処理を実行する。

演算によって求められたデータは必要に応じ所定の手順
によりメモリ２に記憶される。演算で求められたデータ
をメモリ２に書き込む手段としては通常従来のアドレス
バッファ３とデータバッファ４を使用することもできる
し、またアドレスＰ　Ｉ　Ｆ０８等を利用して前記デー
タを書き込むように構成することもできる。またアドレ
スバッファ３とデータバッファ４の使用については、前
述したように、前記以外の他、通常大量データ以外の従
来より周知のデータ処理に使用される。

なお、アドレスＦ　Ｉ　ＦＯ８とデータＦ　Ｉ　ＦＯ９
の制御の詳細については後述される。

前述した通り、前記プロセッサ１はアドレス演算装置と
しての機能とデータ演算装置としての機能を有しており
、１台のプロセッサで２つの装置機能を実行することの
できる高速の演算・信号処理能力を有するものとして構
成されている。一方、プロセッサの処理能力が例えば比
較的低速である場合には、アドレス演算装置とデータ演
算装置とを別々のプロセッサで構成した方が良い場合も
ある。このようにアドレス演算装置とデータ演算装置と
を別々のプロセッサで作製した構成が第２図に示される
第２実施例である。

第２図においてＩＡはアドレス演算装置、ＩＢはデータ
演算装置であり、これらはそれぞれ１台のプロセッサに
・よって実現され、メモリ装置に対して独立したアドレ
スバスとデータパスの組（６Ａ，７Ａ）と（６Ｂ，７Ｂ
）を備えている。そして、アドレスＰ　Ｉ　ＦＯ８の入
力ラインはアドレス演算装置ＩＡのデータパス７Ａに、
アドレスバッファ３の２本の入力ラインはそれぞれアド
レス演算装置ＩＡのアドレスバス６Ａとデータ演算装置
ＩＢのアドレスバス６Ｂに、データバッファ４の２本の
バス側ラインはそれぞれアドレス演算装置１Ａのデータ
バス７Ａとデータ演算装置ＩＢのデータパス７Ｂに、デ
ータＦ　Ｉ　ＦＯ９の出力ラインはデータ演算装置ＩＢ
のデータパス７Ｂにそれぞれ接続される。その他の構成
については第１図に示された構成と同じである。

第１図に示された構成によれば１台のプロセッサでアド
レス演算とデータ演算を行っており、第４図に示す如く
アドレスＰＩＦＯ８に書き込む動作とデータＦ　Ｉ　Ｆ
Ｏ９から読み出す動作は通常同期をとって行われる。た
だし第１図の構成であっても、非同期の状態で実行する
ように構成することも可能である。一方、第２図に示さ
れる構成においては、第５図に示す如くアドレス演算装
置ＩＡとデータ演算装置ＩＢが独立して動作するように
構成されるため、特に、アドレス演算装置ＩＡがアドレ
スＦ　Ｉ　ＦＯ８に書き込む動作と、データ演算装置Ｉ
ＢがデータＦ　Ｉ　ＦＯ９から読み出す動作とを非同期
の状態で独立して動作させることができる。従って、第
２図（又は第１図）に示された構成を有する本発明に係
るデータ処理装置では、■アドレス演算装置ＩＡ（第１
実施例の場合、プロセッサ１のアドレス演算装置機能）
がアドレスを計算し、アドレスＰ　Ｉ　ＦＯ８に書き込
む過程；■アドレスＰ　Ｉ　ＦＯ８からアドレスを読み
出し、メモリ２にアクセスし、データＦ　Ｉ　ＦＯ９に
データを格納する過程；■データ演算装置ＩＢ（第１実
施例の場合、プロセッサ１のデータ演算装置）がデータ
Ｆ　Ｉ　ＦＯ９からデータを読み出し、データ演算を行
う過程；はそれぞれ独立した過程としてパイプライン的
に行うことが可能となり、そのため、データ処理装置に
おける処理速度は■，■，■の過程の中の最も時間がか
かる過程のみに依存して決定され、他の過程はほとんど
無視することができ、これにより処理速度は大幅に向上
することができる。

次に前記構成を有するデータ処理装置のＦＩＦＯの制御
の例について詳述する。第３図は第２図に示した構成を
有するデータ処理装置のＦＩＦＯの動作を説明するため
に示された構成図である。

なお、第１図に示されるデータ処理装置についてもアド
レス演算装置とデータ演算装置を１台のプロセッサに置
き換え、データパス７Ａ，７Ｂをまとめて１本のデータ
バス７とすれば同様に考えることができる。

アドレス演算装置ＩＡはアドレスＰＩＦＯ８からその内
部状態に係る信号１１を受け、この信号１１が、アドレ
スＰ　Ｉ　ＦＯ８が満杯状態でない（ＮＯＴ　ＦＵＬＬ
．・・・図中記号ＮＦで表す）ことを表しているとき、
計算したアドレスをアドレスＦＩＦ０８に書き込む。信
号１１が、アドレスＰ　Ｉ　ＦＯ８が満杯状態となった
ことを表すときはアドレス演算装置ＩＡは待ち状態とな
り、必要に応じアドレス演算以外のデータ処理を行う。

メモリ制御回路５は、アドレスＦ　Ｉ　ＦＯ８及びデー
タＦＩＦＯ９からそれぞれの内部状態に係る信号１２．
１３を受け、信号１２が、アドレスＰ　Ｉ　ＦＯ８が非
空状態（ＮＯＴ　ＥＭＰＴＹ　，・・・図中記号ＮＥで
表す）であることを表し、且つ信号１３が、データＦＩ
ＦＯ９が満杯状態でないことを表しているときに、アド
レスＰ　Ｉ　ＦＯ８から記憶されたアドレス情報を読み
出し、メモリ２を動作させ、メモリ２から出力されたデ
ータをデータＦＩＦＯ９に書き込むように制御を行う。

またデータ演算装置ＩＢは、データＦ　Ｉ　ＦＯ９から
内部状態に係る信号１４を受け、信号１４が、データＦ
　Ｉ　ＦＯ９が非空状態であることを表すとき、データ
Ｆ　Ｉ　ＦＯ９からデータを読み出し、そのデータにつ
いてデータ演算を行う。

以上のように、アドレスＦ　Ｉ　ＦＯ８とデータＦＩ　
ＦＯ９を経由してパイプラインを行っているため、■ア
ドレス演算、■メモリアクセス、■データ演算のそれぞ
れの中に多少の時間的ゆらぎ（例えば、メモリアクセス
の時のメモリリフレッシュの実行、アドレス計算におい
て変換時最初のデータのアドレス計算は時間を要すが、
他のデータのアドレス計算は短時間で済むこと等）が存
在しても、他の処理を待たせることはなくなり、非常に
効率の高いパイプライン処理が可能になる。

なお第３図に基づく前記実施例の構成では、信号１１が
ＮＦである間は、アドレス演算装置ＩＡは他の信号処理
を行っていない限りアドレス演算を行いアドレスＰ　Ｉ
　ＦＯ８にアドレスを書き込むことを続ける。また、信
号１１においてＮＦ状態が発生しても、アドレス演算装
置ＩＡが他の処理を行っているときには、他の処理を優
先して行い、その処理の完了後アドレス演算とアドレス
書き込みの動作を開始するように制御される。更に、ア
ドレスＰＩＦＯ８に対するアドレス演算装置ＩＡのアド
レス演算及びアドレス書き込みの動作を、所定条件下で
定期的にまとめて行うように制御の仕方を構成すること
もできる。以上の制御の仕方は、メモリ制御回路５と信
号１２．１３との関係、データ処理装置ＩＢと信号１４
との関係においても同様に適用することができる。

次に前記で説明した本発明によるデータ処理装置をＭＲ
Ｉ（磁気共鳴イメージング装置）の画像処理装置に適用
した例について第６図と第７図に基づき説明する。

ＭＲＩにおいては、大きく分けて、計測したデータに対
しフーリエ変換等の処理を行い断層像データを作り出す
像再構成処理と、再構成したデータを人間の見易い形に
処理して表示するための画像処理の２つのデータ処理が
ある。ここでは特にデータ処理量の多い任意断面切出し
（オブリークスライス）の表示について説明する。

オブリークスライスは３次元画像データから任意の２次
元断面を切出し、表示するものである。

第６図中、２１は３次元データの存在する空間、２２は
人体の頭部の形態、２３は適当な傾斜角で設定されたオ
ブリークスライス面、２３ａの斜線部ははオブリークス
ライス面における頭部２２の断面部を示す。この処理で
は、先ず最初に、第７図に示すようなオブリークスライ
ス面２３上の格子点、すなわちディスプレイ上のピクセ
ル位置が、元の３次元データ空間２１のデータ格子点座
標系のどの位置に対応して存在するものであるかを求め
る座標変換を行う。一般に、この対応点は３次元データ
の格子点から離れた場所に存在する。このため、オブリ
ークスライス面２３上の各格子点のデータ値（濃度値　
・・・ＭＲＩの場合、水素原子核に比例した値）は、元
の３次元データ空間２１のデータ対応点の周囲の格子点
のデータより補間して求めなければならない。この補間
方法としては画質を劣化させることなく座標変換するた
めに、通常３次補間方法が採用される。

上記３次補間方法では次の演算が行われる。３次元デー
タ空間の対応点の座標を（ｘ，ｙ，ｚ）とすると、その
最も近い６４点（４３点・・・一方向当り４点）の格子
点の値を使用し、求めるオブリークスライス面上の格子
点の濃度値ｆ　（ξ，η）は、 Ｃ　（ｉｌ−ｘ）・Ｃ　（ｊｍ−ｙ）・Ｃ　（ｋｎ−ｚ
）ただし、 ｌ （ ０ 二ガウス記号） 従ってオブリークスライス像を求めるためには、（１）
オブリークスライス像の１点に対応して３次元データ中
必要な６４個のアドレス計算（２１６４個のデータの読
み出し （３）６４個のデータを用いて上記計算をしてオブリー
クスライス像の１点の濃度値を算出といった（１）〜（
３）の処理をオブリークスライス像を作成するために必
要とされる点数、例えば２５６Ｘ２５６＝６４Ｋ　（点
）を演算する必要が生じる。

更に（１）のアドレス計算はスライス面が平面である場
合には、次の式で求めることができる。

ｘ＝ａξ＋ｂη＋Ｃ ｙ＝ｄξ＋θη＋ｆ ｚ＝ｇξ十ｈη＋ｐ ｉ２＝［ｘ：ｌ，Ｌ＝［ｙＬ　　ｋ２＝［ｚ］１１”　
１２−１．１３＝　ｔ２＋ｌ，ｌ４＝　ｆ２＋２Ｌ”　
　Ｊ２−１，　　　Ｊｑ　　：　Ｊ２　　＋１．　　　
Ｌ　　＝　Ｌ＋２ｋ＋　”　ｋ２−１，ｋｓ・ｋ２　＋
Ｉ，　　ｋ４　＝ｋ２＋２しかし、上記の計算式に外に
境界条件をも考慮しなければならない。

以上のようにオブリークスライス像を求める演算は、第
１にアドレス計算が複雑、第２にデータ読み出しが多い
、第３に濃度値計算の積和回数が多いという特徴がある
。しかし、例えば第２図に示した本発明による構成によ
れば、アドレス演算はアドレス演算装置ＩＡで行い、デ
ータ読み出しはメモリ制御回路５で行い、濃度値の計算
はデータ演算装置ＩＢで行うように、それぞれを受け持
ちを設け、（１）〜（３）のいずれかの処理がネックに
なるまで処理速度を向上させることができる。

またアドレスの演算においては、１点当り６４個のデー
タアドレスの演算のうち、最初の１点のアドレス計算は
時間がかかるが、他の６３点のアドレス計算については
比較的短時間に求めることができるため、アドレスの発
生が等間隔にはならない。しかし、ＦＩＦＯを使用する
ことにより、メモリアクセス以降はその影響が表れない
。従って、（３）の処理は、それ以前の処理の影響を受
けずそれのみによる所要の速度でデータを読み出すこと
ができる。

加えて、第２実施例による構成を有するデータ処理装置
では、アドレス演算装置ＩＡ，メモリ２、データ演算装
置ＩＢの性能を互いに独立の状態で向上させることがで
き、データ処理装置の段階的グレードアップを図ること
が容易となる。

本発明に係るデータ処理装置は、上記のようなＭＲＩや
Ｘ線ＣＴ等の画像診断装置、或いは一般的に３次元画像
処理装置に利用することができる。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば、高速プ
ロセッサと低速メモリ装置を含んでなるデータ処理装置
において、ＦＩＦＯを用いてプロセッサとメモリ装置の
各動作をルーズな接続関係としたため、メモリアクセス
時の待ち時間の間も他の処理を行うことができ、全体と
してデータ処理速度の向上を達成することができる。プ
ロセッサの機能をアドレス計算用とデータ計算用に分離
し、又はアドレス演算装置もしくはデータ演算装置とし
てそれぞれ１台のプロセッサで実現することにより、各
々をパイプライン的に並列処理することができ、これに
よって更にデータ処理速度の向上を図ることができる。

更に、かかる高速処理動作が可能なデータ演算装置を使
用する画像診断装置では、画像処理では特に大量のデー
タを使用し、且つそのデータのアドレスがメモリ内で分
散しているにも拘らず、高速にデータ処理を行うことが
できる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の第１実施例を示
す構成図、第２図は本発明に係条データ処理装置の第２
実施例を示す構成図、第３図はＦＩＦＯの制御を詳細に
説明するための構成図、第４図は単一プロセッサの場合
の動作を示すタイミングチャート、第５図は２つのプロ
セッサの場合の動作を示すタイミングチャート、第６図
はＭＲＩにおけるオブリークスライス像の作成を説明す
るための図、第７図は座標変換を説明する図、第８図〜
第１０図は従来のデータ処理装置の構成図、第１１図は
従来のデータ処理装置のタイミングチャート、第１２図
は画像処理におけるデータの分散状態を説明するための
図である。 〔符号の説明〕 １・・φ・・・プロセッサ ＩＡ・・・・・アドレス演算装置 １Ｂ・・・・・データ演算装置 ２・・・・・●メモリ ３＠●６１″●アドレスバツファ ４　＠　１１　４　１１　＠　＠データバッファ５・・
・・・・メモリ制御回路 ６．６Ａ，６Ｂ ・●●アドレスバス ７．７Ａ，７Ｂ ・・・データパス ８・●・・・・アドレスＦＩＦＯ ９・・・・・・データＦＩＦＯ ２１・・・・・３次元データ空間 ２３・・・・・オブリークスライス面 ｂ ９ 第 ４ 図 第 ５ 図 データ演算 第６ 図 ３次元データ格子点 第 ８ 図 第 ９ 図 第］Ｏ図 第１１ 図 （Ａ） （Ｂ）

Claims (5)

【特許請求の範囲】
1. （１）大量のデータの処理を行うデータ処理装置であり
   、演算に用いるデータのメモリ内のアドレスを演算し、
   演算された前記アドレスに基づき対応するデータを前記
   メモリから読み出し、読み出した前記データに対し演算
   を行い、前記演算の結果を、アドレスを演算しこのアド
   レスを指定して前記メモリに格納するデータ処理装置に
   おいて、前記アドレス演算を行うアドレス演算装置と、
   このアドレス演算装置から出力される前記アドレスを発
   生順に一時的に記憶するアドレス先入れ先出しメモリと
   、このアドレス先入れ先出しメモリからアドレスを順次
   に読み出し、各アドレスに対応するデータを出力するメ
   モリ装置と、前記データの出力順に一時的に記憶するデ
   ータ先入れ先出しメモリと、このデータ先入れ先出しメ
   モリからデータを順次に読み出し、演算を行うデータ演
   算装置とを備えることを特徴とするデータ処理装置。
2. （２）請求項１記載のデータ処理装置において、前記ア
   ドレス演算装置と前記データ演算装置をそれぞれ１台の
   プロセッサで作製したことを特徴とするデータ処理装置
   。
3. （３）請求項１記載のデータ処理装置において、前記ア
   ドレス演算装置と前記データ演算装置を１台のプロセッ
   サで作製したことを特徴とするデータ処理装置。
4. （４）請求項１〜３のいずれか１項に記載のデータ処理
   装置において、前記アドレス演算装置と前記メモリ装置
   と前記データ演算装置との間の動作関係を非同期とし、
   パイプライン処理を行うように構成したことを特徴とす
   るデータ処理装置。
5. （５）請求項１〜４のいずれか１項に記載されたデータ
   処理装置を用いて３次補間により画像処理を行うように
   した画像診断装置。